Centre de ressources en intelligence artificielle

Livres blancs

Dans cet article, nous explorons les implémentations de mini-flottants FPGA (représentations en virgule flottante avec des tailles d'exposant et de mantisse non standard) et montrons l'utilisation d'une implémentation en virgule flottante par blocs qui partage l'exposant sur de nombreux nombres, réduisant la logique requise pour effectuer des opérations flottantes ponctuelles.

Dans cet article, nous introduisons une approche spécifique au domaine des superpositions qui exploite à la fois les optimisations logicielles et matérielles pour obtenir des performances de pointe sur le FPGA pour l'accélération du réseau neuronal.

Cet article examine la flexibilité et son impact sur la méthodologie de conception FPGA, les outils de conception physique et la conception assistée par ordinateur (CAO). Nous décryptons les degrés de flexibilité requis pour créer des accélérateurs de deep learning efficaces.

Ce livre blanc examine l'avenir des réseaux de neurones profonds, notamment les réseaux épars, la faible précision et la précision ultra-faible, et compare les performances des FPGA Intel® Arria® 10 et Intel® Stratix® 10 par rapport aux unités de traitement graphique (GPU) NVIDIA.

  • Accélérer le deep learning avec la plate-forme OpenCL™ et les FPGA Intel® Stratix® 10 ›

Ce livre blanc décrit comment les FPGA Intel® tirent parti de la plate-forme OpenCLTM pour répondre aux besoins de traitement et de classification des images du monde d'aujourd'hui centré sur l'image.

Ce livre blanc présente une analyse détaillée de l'architecture et des performances de notre cœur de propriété intellectuelle (IP) Deep Learning Accelerator.

Créez des applications de vision par ordinateur hautes performances avec une inférence de deep learning intégrée

La conception Intel® Vision Accelerator avec Intel Arria 10 FPGA offre des performances, une flexibilité et une évolutivité exceptionnelles pour les solutions de deep learning et de vision par ordinateur.

Fiches solution

Décrit comment implémenter des réseaux de neurones sur des FPGA.

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