Interface indépendante des médias Gigabit série

Les E/S LVDS dans les processeurs Intel® Stratix® 10, Intel® Arria® 10, Stratix® V, Stratix® IV, Stratix® III, Arria® V, Arria® II GX (vitesse rapide), Intel® Cyclone® 10 Les FPGA GX et LP vous permettent d'implémenter facilement l'interface indépendante de média série Gigabit (SGMII) pour 10/100/1000 Mb ou Gigabit Ethernet. Ces appareils sont dotés d'un circuit sérialiseur/désérialiseur intégré (SERDES) qui prend en charge les interfaces LVDS haut débit avec des débits de données allant jusqu'à 1,4 Gbit/s. Le circuit SERDES est configuré pour prendre en charge la communication de données série synchrone et asynchrone source pour l'interface SGMII à 1,25 Gbit/s. Cette solution SGMII répond à la spécification SGMII et économise des coûts et de l'énergie dans les systèmes qui ont un nombre de ports Gigabit Ethernet faible à élevé par périphérique.

Les émetteurs-récepteurs série gigabit intégrés dans Intel® Stratix® 10, Intel® Arria 10, Stratix® V, Stratix® IV, Stratix® II GX, série Arria, Intel Cyclone 10 GX, Cyclone® V GX, Cyclone V GT et Cyclone® IV GX prennent également en charge l'interface SGMII.

Applications SGMII

Une application SGMII puce à puce typique peut utiliser entre 12 et 48 SGMII en duplex intégral pour des liaisons Ethernet 10/100/1000 Mbit/s ou Gigabit Ethernet. Pour les applications avec des liaisons SGMII, les E/S LVDS offrent une solution privilégiée avec une capacité de signalisation différentielle de faible puissance par rapport aux implémentations SGMII basées sur un émetteur-récepteur.

La figure 1 montre des exemples de conception de carte de ligne Gigabit Ethernet comprenant la fonction IP Intel® FPGA Ethernet triple vitesse Intel® FPGA connectée par SGMII à un fond de panier ou via un périphérique PHY à un réseau ou fond de panier Ethernet 10/100/1000 Mbit/s. Ces deux exemples montrent que les E/S LVDS et les émetteurs-récepteurs série dans différents périphériques Intel® FPGA peuvent être utilisés pour réaliser SGMII.

Figure 1. Choix de connectivité SGMII avec un FPGA Intel® et un périphérique PHY

Remarque :

  1. Marvell 88E1112S et 88E1240 et Broadcom BCM5461S et 8012S sont des exemples de périphériques PHY.

Ces FPGA Intel® avec des E/S LVDS compatibles SGMII peuvent également fournir une connectivité entre un port de module optique ou en cuivre Gigabit Ethernet Small Form-Factor Pluggable (SFP), un processeur hôte et un pilote de fond de panier sur une carte de ligne utilisant l'interface SGMII avec LVDS I /Os. La figure 2 montre deux exemples de carte de ligne Gigabit Ethernet avec un FPGA Intel connecté par l'interface SGMII à un module enfichable 10/100/1000 Mbps ou Gigabit Ethernet SFP avec des E/S LVDS et des émetteurs-récepteurs série.

Figure 2 Choix de connectivité SGMII avec un FPGA Intel® et un module SFP

Fonctionnalités SGMII dans les FPGA Intel®

Les FPGA Intel® avec E/S LVDS compatibles SGMII prennent en charge trois modes de chemin de données du récepteur avec les E/S LVDS :

  • Mode d'alignement de phase dynamique (DPA)
  • Mode non-DPA
  • Mode de récupération de données par horloge logicielle (CDR)

Pour SGMII, utilisez le mode soft-CDR et le mode DPA (mode synchrone source) dans le chemin de données de réception pour la communication de données.

  • Mode Soft-CDR dans les systèmes asynchrones. Dans ces systèmes, il n'y a pas d'horloge source synchrone envoyée avec les canaux de données de l'émetteur amont. L'émetteur et le récepteur utilisent des horloges de référence provenant de deux sources différentes.
  • Mode Soft-CDR dans les systèmes synchrones. L'émetteur et le récepteur utilisent des horloges de référence provenant des mêmes sources.
  • Mode synchrone source. Dans ces systèmes, une horloge source synchrone est envoyée avec les canaux de données. Les nœuds récepteurs utilisent cette horloge synchrone source pour récupérer les données reçues.

Les émetteurs LVDS des périphériques FPGA Intel® avec E/S LVDS compatibles SGMII ont des paramètres de tension de sortie programmables, une plage de mode commun de sortie et des paramètres de préaccentuation pour piloter diverses caractéristiques de canal système de manière flexible. Du côté du récepteur, ces appareils peuvent fonctionner avec une large gamme d'amplitudes de tension d'entrée et de modes communs d'entrée pour un fonctionnement correct dans divers canaux du système.

Fonction MegaCore Ethernet triple vitesse

Intel propose une solution logique innovante complète pour les applications Ethernet avec les appareils des séries Stratix® V, Stratix® IV, Stratix® III, Stratix® II GX et Arria utilisant l'IP Intel® FPGA Ethernet triple vitesse pour l'attachement de support physique (PMA), la sous-couche de codage physique (PCS) et le contrôle d'accès aux médias (MAC). L'IP Intel® FPGA Ethernet triple vitesse peut utiliser la macro matérielle LVDS des appareils Stratix® V, Stratix® IV, Stratix® III, Arria V et Arria II GX configurés en tant que soft-CDR. Contactez votre représentant commercial Intel® FPGA pour plus d'informations sur l'IP Intel® FPGA Ethernet triple vitesse.