Mode Basique

Tableau 1. Modes de base 3G/6G et blocs PCS

Fonction émetteur-récepteur

Stratix® V
FPGA GT, GX, GS

Stratix® IV
FPGA GT, GX

FPGA Stratix® II GX

Arria® II
FPGA GX, GZ

Arria® V
FPGA GX, GT

FPGA Cyclone® IV GX

Débits de données (Gbit/s)

le 0,6 à 8,5

le 0,6 à 8,5
(Stratix® IV GT, Stratix® IV GX)

le 0,6 à 6,375

le 0,6 à 6,375

le 0,6 à 10,375

0,6 à 3,125

Liaison de canaux en mode de base

Oui

Oui

Non

Oui

Oui

Oui

Horloge de référence possible (MHz)

le 50,0 à 622,08

le 50,0 à 622,08

le 50,0 à 622,08

le 50,0 à 622,08

le 27 à 710

le 5,0 à 472,5

Largeur de bus FPGA (bits)

8, 10, 16, 20, 32, 40

8, 10, 16, 20, 32, 40

8, 10, 16, 20, 32, 40

8, 10, 16, 20

8, 10, 16, 20, 32, 40, 80

8, 10, 16, 20

8B/10B Encodage/Décodage

Automate fini de synchronisation dédiée

Alignement des mots

Correspondance de taux

Sérialisation / désérialisation d'octets

FIFO de compensation de phase

Reconfiguration dynamique

Ordre des octets

Glissement de bit unique

Tableau 2. Modes de base 10G et blocs PCS

Fonction émetteur-récepteur

FPGA Stratix® V GT, GX et GS

FPGA Stratix IV GT

Débits de données (Gbit/s)

le 9,9 à 12,5

le 9,9 à 11,3

Liaison de canaux en mode de base

Oui

Oui

Horloge de référence possible (MHz)

le 50,0 à 622,08

le 50,0 à 622,08

Largeur de bus FPGA (bits)

32, 40, 64

40

Alignement des mots

FIFO de compensation de phase

Reconfiguration dynamique

Encodage/décodage 64B/66B

-

Boîte de vitesses (réduction/extension)

-

Synchronisation des blocs

-

Recevoir un glissement de bit

-

Transmettre un glissement de bits

-