FPGA Arria® V et FPGA SoC

La famille Arria® V FPGA offre la bande passante la plus élevée et la puissance totale la plus faible pour les applications de milieu de gamme, telles que les unités radio distantes, les cartes de ligne 10G/40G et les équipements de studio de diffusion. Il existe cinq variantes ciblées, notamment des variantes SoC avec un système de processeur dur (HPS) ARM* Cortex*-A9 double cœur pour répondre au mieux à vos besoins en termes de performances, de puissance et d'intégration.

Voir aussi : Logiciel de conception FPGA, boutique de conception, téléchargements, communauté et assistance

FPGA Arria® V et FPGA SoC

Fonctionnalité FPGA Arria® V GZ FPGA Arria® V GT FPGA Arria® V GX SoC Arria® V ST SoC Arria® V SX
ALM (K) 170 190 190 174 174
DSP à précision variable 1 139 1 156 1 156 1 068 1 068
Blocs M20K 1 700 - - - -
Blocs M10K - 2 414 2 414 2 282 2 282
Débit de l'interface mémoire DDR3 800 MHz 667 MHz 667 MHz 667 MHz 667 MHz
Contrôleurs de mémoire matériels - 4 4 4 4
Émetteurs-récepteurs (Gbit/s) 12,5 Gbps 10,3125 6,5536 10,3125 6,5536
Bloc IP renforcé PCI Express® (PCIe*) Gen3/2/1 1 - - - -
Bloc(s) IP renforcé(s) PCIe* Gen2/1 - 2 2 2 2
Sécurité de conception x x x x x
Atténuation des perturbations en cas d'événement unique (SEU) x x x x x

Fonctionnalités Arria® V GZ Arria® V GT Arria® V GX
Nombre maximum d'émetteurs-récepteurs 36 36 36
Émetteurs-récepteurs compatibles avec le fond de panier 12,5 Gbit/s x - -
Émetteurs-récepteurs de 10,3125 Gbit/s pour les applications SFF-8431 x x -
Émetteurs-récepteurs compatibles avec le fond de panier de 6,375 x x x
Égalisation linéaire en temps continu - Égalisation linéaire à 4 étages du récepteur x - -
Égalisation du retour de décision - Égaliseur numérique à 5 prises du récepteur x - -
Égalisation adaptative - Ajuste automatiquement l'égalisation x - -
Égaliseur linéaire - x x
Égalisation de transmission préaccentuée (4 tap.) x - -
Égalisation de transmission préaccentuée (3 tap) - x x
L'oscillateur en anneau transmet les PLL x x x
PLL d'oscillateur LC x - -
Instrumentation sur matrice (moniteur EyeQ data-eye) x - -

Multiplicateurs FPGA Arria® V et Cyclone® V en mode monobloc

Nombre de multiplicateurs

Précision du multiplicateur

Trois multiplicateurs indépendants

9 x 9

Deux multiplicateurs en mode somme

18x19

Deux multiplicateurs indépendants

18x19

Un multiplicateur asymétrique indépendant

18 x 36 (nécessite une logique supplémentaire en dehors du bloc DSP)

Un multiplicateur indépendant à haute précision

27 x 27

Multiplicateurs FPGA Arria® V et Cyclone® V en mode multibloc

Type de multiplicateurs

Nombre de blocs requis

Un multiplicateur indépendant 36 x 36 

2 (nécessite une logique supplémentaire en dehors du bloc DSP)

Un multiplicateur indépendant 54 x 54

4 (nécessite une logique supplémentaire en dehors du bloc DSP)

Un multiplicateur complexe 18 x 18

2

Un multiplicateur complexe 18 x 25

4 (nécessite une logique supplémentaire en dehors du bloc DSP)

Un multiplicateur complexe 18 x 36

4 (nécessite une logique supplémentaire en dehors du bloc DSP)

Un multiplicateur complexe 27 x 27

4

Bus cascade

Tous les modes disposent d'un accumulateur 64 bits et chaque bloc DSP à précision variable est livré avec un bus en cascade 64 bits qui permet la mise en œuvre d'un traitement de signal encore plus précis en cascadant plusieurs blocs à l'aide d'un bus dédié.

L'architecture DSP à précision variable permet une compatibilité descendante. Elle peut prendre en charge efficacement les applications DSP 18 bits existantes, telles que le traitement vidéo haute définition, la conversion numérique ascendante ou descendante et le filtrage multi-débit.

Appareil Boîtier Niveau de vitesse
Arria® V GZ F780, F1152, F1517 C3, C4, I3L, I4
Arria® V SX/GX/ST/GT F672, F896, F1152, F1517 C4, C5, C6, I3, I5