Vous pouvez utiliser ce kit de développement pour effectuer les tâches suivantes :

  • Évaluer les performances de la liaison de l'émetteur-récepteur jusqu'à 25,7 Gbit/s
  • Générer et vérifier des modèles de séquences binaires pseudo-aléatoires (PRBS) par le biais d'une interface utilisateur simple d'utilisation (ne requiert pas le logiciel de conception Intel® Quartus® Prime)
  • Accéder aux paramètres avancés d'égalisation pour régler les paramètres de liaison d'un taux d'erreurs binaires (BER) optimal
  • Analyser la gigue
  • Vérifier l'interopérabilité du bloc d'attachement au support physique (PMA) avec des FPGA Stratix® V GT pour les protocoles ciblés, tels que CEI-25/28G, CEI-11G, PCI Express* (PCIe) Gen 3.0, 10GBASE-KR, Ethernet 10 Gigabit, XAUI, CEI-6G, Serial RapidIO®, HD-SDI et autres
  • Utiliser les connecteurs de l'infrastructure d'intégration (blacklane) à hauts débits intégrés pour évaluer la performance de l'infrastructure d'intégration personnalisée et évaluer le BER des liaisons

Remarque :

L'acheteur déclare être un développeur de produits, un développeur de logiciels ou un intégrateur de systèmes et reconnaît que ce produit est un kit d'évaluation non autorisé par la FCC, qu'il est mis à disposition uniquement à des fins d'évaluation et de développement de logiciels et qu'il ne peut être revendu.

Contenu du kit de développement

Le kit de développement de l'émetteur-récepteur SI, Stratix® V GT Edition possède les caractéristiques suivantes :

  • Carte de développement Stratix® V GT
  • Périphérique proposé :
  • 5SGTMC7K3F40C2N
  • État de configuration et éléments de configuration
  • JTAG
  • USB-BlasterTM embarqué
  • Configuration de parallèle passif (FPP) à l'aide de l'appareil MAX® II et une mémoire flash
  • Deux stockages de fichiers de configuration
  • Circuit de mesure de la température (matrice et température ambiante)
  • Horloges
  • Oscillateurs programmables 50 MHz, 125 MHz (valeurs préréglées : 624 MHz, 644,5 MHz, 706,25 MHz et 875 MHz)
  • Connecteurs SMA permettant d'avoir une horloge de référence différentielle externe à l'horloge de référence de l'émetteur-récepteur
  • Connecteurs SMA permettant d'avoir une horloge de référence différentielle externe à la structure FPGA
  • Connecteurs SMA permettant d'avoir une horloge différentielle de la broche de sortie PPL (boucle à verrouillage de phase numérique) du FPGA
  • Entrée/sortie générale de l'utilisateur
  • PHY Ethernet (RGMII) 10-/100-/1000 Mbit/s avec connecteur RJ-45 (cuivre)
  • LCD à 16x2 caractères
  • Un commutateur DIP à 8 postions
  • Huit DEL utilisateur
  • Quatre boutons de commande utilisateur
  • Périphériques mémoire
  • Mémoire flash de synchronisation 128 mégaoctets (Mo) (principalement le stockage des configurations FPGA)
  • Interfaces série à haut débit
  • Quatre canaux d'émetteur-récepteur à duplex complet GTB (28,05 Gbit/s) dirigés vers des connecteurs MMPX
  • Sept canaux d'émetteur-récepteur GXB à duplex complet (12,5 Gbit/s) acheminés vers des connecteurs SMA
  • Tranche courte dirigée sur une micro-bande
  • Six canaux à bande avec toutes les longueurs de tracé mises en correspondance à travers les canaux
  • 21 canaux d'émetteur-récepteur GXB à duplex complet dirigés vers un connecteur de fond
  • Sept canaux dirigés vers le connecteur Molex® Impact®
  • Sept canaux dirigés vers Amphenol® XCede®
  • Sept canaux qui permettent d'implanter Tyco Strada® Whisper® (le connecteur n'est pas renseigné)
  • Puissance
  • Entrée CC pour ordinateur portable
  • Marge de tension
  • Contenu logiciel du kit de développement SI de l'émetteur-récepteur Stratix® V GT
  • Suite de conception complète de FGPA Intel® (téléchargement à partir du centre de téléchargement FPGA Intel®)
  • Le logiciel de conception Intel® Quartus® Prime intègre une prise en charge des FPGA Stratix® V
  • Licence d'un an incluse
  • Suite Embedded Design Nios® II
  • La Bibliothèque de propriété intellectuelle (IP) MegaCore® comprend des cœurs IP PCIe, Ethernet à triple vitesse, une interface numérique série (SDI) et des cœurs IP du contrôleur MegaCore SDRAM haute performance DDR3
  • Évaluation IP disponible via OpenCore Plus
  • Board Update Portal
  • Intégrant un serveur Web Nios II et une mise à jour du système à distance
  • Board Test System basé sur l'interface graphique utilisateur
  • Interfaces vers PC via JTAG
  • Paramètres PMA contrôlables par l'utilisateur (préaccentuation, égalisation, etc.)
  • Indication d'état (erreurs, BER, etc.)
  • Documentation complète
  • Guide de l'utilisateur
  • Manuel de référence
  • Schéma de la carte mère et fichiers de conception de la mise en page