PI FPGA Intel® PHY Ethernet 1 G/10 Go

Le cœur de propriété intellectuelle (IP) Ethernet PHY Intel FPGA de 1 G/10 G prend en charge la fonctionnalité de la sous-couche de codage physique (PCS) standard et du débit de données 10 G PCS plus élevé avec un attachement de support physique approprié (PMA). Le PCS standard implémente le protocole 1 GbE tel que défini dans la clause 36 de la norme IEEE 802.3 2005 et prend également en charge la négociation automatique telle que définie dans la clause 37 de la norme IEEE 802.3 2005. Le 10G PCS implémente le protocole Ethernet 10G tel que défini dans la norme IEEE 802.3 2005.

Lire le guide de l'utilisateur du cœur de PI de l'émetteur-récepteur PHY série V ›

Lire le guide de l'utilisateur de l'émetteur-récepteur PHY Intel® Arria® 10 ›

PI FPGA Intel® PHY Ethernet 1 G/10 Go

L'utilisateur peut passer dynamiquement du PCS 1G au PCS 10G en utilisant le cœur de PI FPGA Intel® comme contrôleur de reconfiguration d'émetteur-récepteur pour reprogrammer le cœur. Ce cœur de PI cible les applications 1 G/10 GbE, y compris les interfaces réseau vers les modules enfichables SFP+ à double vitesse 1 G/10 GbE, les composants PHY externes en cuivre 1 G/10 GbE 10GBASE-T pour piloter les câbles à paires torsadées blindés CAT 6/7 et les interfaces puce à puce.

Fonctionnalités

  • SGMII / 1000BASE-X / 10GBASE-R (10M-10Gb) Ethernet PCS et PMA intégrés
  • Interface interne directe avec FPGA Intel® 1G/10GbE (10M-10GbE) MAC pour une solution à puce unique complète.
  • Débits de données 1 G/10 Go sélectionnables par l'utilisateur pendant l'exécution ou détection automatique de la vitesse (détection parallèle) entre 1 Go et 10 Go et reconfiguration par PI PHY ou sélection du débit de données entre 10/100/1000 Mo avec fonction d'auto-négociation Ethernet
  • Options 10 Go, 1 G/10 GbE et 10 M-10 GbE (SGMII/1 G/10 GbE)
  • Option IEEE 1588 v2
  • Option Ethernet synchronique (Sync-E)
  • Le signal de sortie de l'horloge récupérée de l'émetteur-récepteur en série et de la récupération des données (CDR) est exposé au tissu du FPGA pour être acheminé vers une boucle à verrouillage de phase (PLL) Sync-E qui élimine la gigue.
  • Séparer les entrées d'horloge de référence PLL de l'émetteur (TX) et du récepteur (RX) pour permettre au PLL externe optionnelle de Sync-E de nettoyer la gigue et d'alimenter l'horloge nettoyée à l'entrée d'horloge de référence TX PLL.
  • Détection de l'état des défauts de la liaison récepteur.
  • Boucle locale en série de l'émetteur au récepteur de l'émetteur-récepteur en série pour l'auto-test.
  • Interfaces système internes hautes performances
  • Interfaces GMII et XGMII à débit de données unique (SDR) vers MAC 1 G/10 GbE (10 M-10 GbE), respectivement 8 bits à 125 MHz et 72 bits à 156,25 MHz pour le transfert de données
  • Interface 32 bits Intel® FPGA Avalon® Memory-Mapped (Avalon-MM) pour la gestion de l’esclave.

Mesures de qualité de PI

Basique

Année de première publication de PI

2012

Première version du logiciel Intel Quartus Prime prise en charge

16.1

Code de commande

IP-10GBASEKRPHY

État

Production

Livrables

Les livrables du client comprennent les éléments suivants :

    Fichier de conception (code source crypté ou netlist post-synthèse)

    Simulation model for ModelSim*- Édition FPGA Intel

    Contraintes de synchronisation et de topologie

    Documentation avec contrôle de révision

    Fichier Readme

O

Tout autre livrable du client fourni avec la PI

GUI de paramétrage permettant à l'utilisateur final de configurer la PI

O

Le cœur de PI est activé pour la prise en charge d'Intel FPGA IP Evaluation Mode

O

Langue source

Verilog

Langue du banc d'essai

Pilotes logiciels fournis

N

Assistance SE du pilote

Déploiement

Interface utilisateur

Chemin de données GMII (1G) et débit de données unique XGMII (10G)

Métadonnées IP-XACT

N

Vérification

Simulateurs pris en charge

Mentor Graphics*, Synopsys*, and Cadence*

Matériel validé

O, kit de développement FPGA Arria 10 (dernière version)

Tests de conformité aux normes de l'industrie effectués

N

Si oui, quel(s) test(s)?

Si oui, sur quel(s) dispositif(s) FPGA Intel?

Si oui, date réalisée

Si non, est-ce prévu?

N

Interopérabilité

La PI a subi des tests d'interopérabilité

N

Si oui, sur quel(s) dispositif(s) FPGA Intel?

Rapports d'interopérabilité disponibles

N
Tout voir Voir moins

Liens connexes

Documentation

  • Solution PHY complète 1 G/10 GbE et 10 M-10 GbE disponible pour démarrer votre conception rapidement
  • Niveau de transfert de registre (RTL, Register transfer level) et simulation fonctionnelle post-adaptation pour les simulateurs Verilog HDL et VHDL pris en charge par FPGA Intel®.
  • Exemple de conception et banc d'essai de vérification PHY 1 G/10 GbE et 10 M-10 GbE MAC et 1 G/10 GbE et 10 M-10 GbE
  • Configuration et génération via un éditeur de paramètres basé sur GUI
  • Les performances typiques attendues et les chiffres d'utilisation des ressources pour ce cœur sont fournis dans le guide de l'utilisateur du cœur du Transceiver PHY IP série V.
  • Notes de version de PI FPGA Intel® ›

Cartes de développement

Kit de développement FPGA Intel® Arria® 10 GX

Kit de développement Signal Integrity de l'émetteur-récepteur Intel® Arria® 10 GX ›

Kit de développement de l'intégrité du signal de l'émetteur-récepteur, Édition Stratix® V GX ›

Gestion des dispositifs

Autres ressources

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Assistance technique

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Concevoir avec Intel® FPGA IP

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