PI FPGA Intel® PHY Ethernet 1 G/10 Go

Le cœur de propriété intellectuelle (IP) Ethernet PHY Intel FPGA de 1 G/10 G prend en charge la fonctionnalité de la sous-couche de codage physique (PCS) standard et du débit de données 10 G PCS plus élevé avec un attachement de support physique approprié (PMA). Le PCS standard implémente le protocole 1 GbE tel que défini dans la clause 36 de la norme IEEE 802.3 2005 et prend également en charge la négociation automatique telle que définie dans la clause 37 de la norme IEEE 802.3 2005. Le 10G PCS implémente le protocole Ethernet 10G tel que défini dans la norme IEEE 802.3 2005.

Lire le guide de l'utilisateur du cœur de PI de l'émetteur-récepteur PHY série V ›

Lire le guide de l'utilisateur de l'émetteur-récepteur PHY Intel® Arria® 10 ›

PI FPGA Intel® PHY Ethernet 1 G/10 Go

Mesures de qualité de PI

Basique

Année de première publication de PI

2012

Première version du logiciel Intel Quartus Prime prise en charge

16.1

Code de commande

IP-10GBASEKRPHY

État

Production

Livrables

Les livrables du client comprennent les éléments suivants :

    Fichier de conception (code source crypté ou netlist post-synthèse)

    Simulation model for ModelSim*- Édition FPGA Intel

    Contraintes de synchronisation et de topologie

    Documentation avec contrôle de révision

    Fichier Readme

O

Tout autre livrable du client fourni avec la PI

GUI de paramétrage permettant à l'utilisateur final de configurer la PI

O

Le cœur de PI est activé pour la prise en charge d'Intel FPGA IP Evaluation Mode

O

Langue source

Verilog

Langue du banc d'essai

Pilotes logiciels fournis

N

Assistance SE du pilote

Déploiement

Interface utilisateur

Chemin de données GMII (1G) et débit de données unique XGMII (10G)

Métadonnées IP-XACT

N

Vérification

Simulateurs pris en charge

Mentor Graphics*, Synopsys*, and Cadence*

Matériel validé

O, kit de développement FPGA Arria 10 (dernière version)

Tests de conformité aux normes de l'industrie effectués

N

Si oui, quel(s) test(s)?

Si oui, sur quel(s) dispositif(s) FPGA Intel?

Si oui, date réalisée

Si non, est-ce prévu?

N

Interopérabilité

La PI a subi des tests d'interopérabilité

N

Si oui, sur quel(s) dispositif(s) FPGA Intel?

Rapports d'interopérabilité disponibles

N