FPGA Intel® IP Ethernet 50G
Le cœur IP du FPGA Intel® Ethernet 50G implémente la spécification Ethernet 25G et 50G, la version préliminaire 1.4 issue du Consortium Ethernet 25 Gigabit et la version préliminaire de la norme IEEE 802.3by 25 Gb Ethernet. Le cœur IP comprend une option permettant de prendre en charge le transport unidirectionnel, tel que défini dans la Clause 66 de la norme Ethernet IEEE 802.3-2012. L'interface MAC côté client pour le cœur IP Ethernet 50 Gbit/s est une interface Avalon® Streaming (Avalon-ST) 128 bits. Elle correspond à un émetteur-récepteur de 25,78125 Gbit/s.
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FPGA Intel® IP Ethernet 50G
Le cœur IP fournit des fonctions standard de sous-couche MAC (media access control), de sous-couche de codage physique (PCS) et PMA qui sont illustrées dans le diagramme de bloc suivant. Le PHY est composé du PCS et du PMA.
Caractéristiques
PHY :
- Logique PCS qui s'interface de manière transparente avec les émetteurs FPGA Intel Arria® 10 en série à 25,78125 Gbit/s.
Contrôle de la structure de trames :
- Prise en charge des paquets jumbo, définis comme des paquets de plus de 1 500 octets.
- Contrôle de la suppression et du passage par redondance cyclique (CRC) RX (réception). Génération du CRC TX (transmission)
- Option de passage du préambule RX et TX pour les applications qui nécessitent un transfert d'informations de gestion des utilisateurs propriétaire.
- Remplissage de trame automatique TX pour respecter la longueur minimum de 64 octets de la trame Ethernet.
Surveillance et statistiques des trames :
- Vérification du CRC RX et rapport d'erreurs.
- Vérification stricte des SFD RX en option conformément à la spécification IEEE.
- Vérification des paquets malformés RX conformément à la spécification IEEE.
- La signalisation des pannes en option détecte et signale les pannes locales et génère des pannes à distance, avec prise en charge de la clause 66 de la norme Ethernet IEEE 802.3ba-2012.
- Transport Unidirectionnel tel que défini dans la Clause 66 de la norme Ethernet IEEE 802.3-2012.
Débogage et testabilité :
- Retour de boucle local du PMA (TX à RX) en série programmable à l'émetteur-récepteur en série pour les tests d'autodiagnostic.
- Accès optionnel à ADME (Altera Debug Master Endpoint) pour le débogage de la liaison série ou la surveillance de l'intégrité du signal PHY.
Interfaces système utilisateur :
- Interface de gestion Avalon-MM (Avalon® Memory-Mapped) permettant d'accéder aux registres de contrôle et d'état du cœur IP.
- L'interface de chemin de données Avalon® Streaming (Avalon-ST) se connecte à la logique du client.
- Latence de 0 cycle d'horloge prête pour l'interface Avalon-ST TX.
- Contrôle de réinitialisation matériel et logiciel
Mesures de qualité IP
Basique |
|
---|---|
L'année IP a été publiée |
2017 |
Première version du logiciel Intel Quartus Prime prise en charge |
17.0 |
Code de commande |
IP-50GEUMACPHY |
Statut |
Accès précoce |
Les livrables des clients comprennent les éléments suivants : Fichier de conception (code Target ou netlist) Modèle de simulation pour ModelSim* - Intel FPGA Edition Contraintes de mise en page et/ou de mise en page Documentation avec contrôle de révision Fichier readme |
Y |
Tout livrable de clients supplémentaire fourni avec l'IP |
|
GUI de paramétrage permettant à l'utilisateur final de configurer l'IP |
Y |
L'IP est activé pour prendre en charge le mode Évaluation du FPGA Intel IP. |
Y |
Langage source |
Verilog |
Langage Testbench |
|
Pilotes logiciels fournis |
N |
Assistance du système d'exploitation (SE) du pilote |
|
Mise en œuvre |
|
Interface utilisateur |
Avalon-ST (chemin de données), Avalon-MM (gestion) |
Métadonnées IP-XACT |
N |
Vérification |
|
Simulateurs pris en charge |
Mentor Graphics*, Synopsys*, Cadence* |
Matériel validé |
Appareils Intel Arria 10 GT, Intel Stratix 10 avec H-Tile(s) |
Réalisation de tests de conformité aux normes industrielles |
N |
Si oui, quel(s) test(s) ? |
|
Si oui, sur quel(s) dispositif(s), FPGA Intel ? |
|
Si oui, date exécutée |
|
Si non, est-il planifié ? |
Y |
Interopérabilité |
|
L'IP a passé des tests d'interopérabilité |
Y |
Si oui, sur quel(s) dispositif(s), FPGA Intel ? |
Appareil Intel Arria 10 GT |
Rapports d'interopérabilité disponibles |
N |
Voir aussi…
Documentation
- Notes de version de l'IP matérielle H-Tile du cœur IP du FPGA Intel® Stratix® 10 Ethernet
- Exemples de conceptions matérielles générées dynamiquement dans le logiciel Intel Quartus Prime pour tester facilement votre configuration personnalisée
- Pour les FPGA Intel® Arria® 10 : guide de l'utilisateur de l'exemple de conception Ethernet 50G
- Pour les FPGA Intel® Stratix® 10 : manuel d'utilisation de l'exemple de conception Ethernet de l'IP matérielle Intel® Stratix® 10 H-Tile
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