JESD204C Intel® FPGA IP

Le JESD204C Intel FPGA IP est une interface série point à point haute vitesse pour les convertisseurs numérique-analogique (DAC) ou analogique-numérique (ADC) afin de transférer des données vers des périphériques FPGA.

Lire le guide de l'utilisateur Intel FPGA IP JESD204C ›

Lire le guide de l'utilisateur de l'exemple de conception FPGA Intel® Agilex™ IP JESD204C

Lire le guide de l'utilisateur de l'exemple de conception FPGA IP JESD204C FPGA Intel® Stratix® 10 ›

Lire le guide de l'utilisateur Intel FPGA IP JESD204B ›

JESD204C Intel® FPGA IP

L'IP Intel FPGA intègre :

  • Contrôle d'accès au support (MAC) : blocs de couche de liaison de données (DLL) et de couche de transport (TL) qui contrôlent les états de liaison.
  • Couche physique (PHY) : sous-couche de codage physique (PCS) et bloc d'attachement de support physique (PMA).

Fonctionnalités

Le cœur IP FPGA Intel JESD204C offre les fonctionnalités clés suivantes :

  • Débit de données jusqu'à 28,9 Gbit/s pour les appareils Intel Agilex et Intel Stratix 10 (E-tile).
  • Voies simples ou multiples (jusqu'à 16 voies par lien)
  • Compteur d'horloge multibloc étendue locale (LEMC) basé sur E=1 à 256
  • Alignement et surveillance des voies en série
  • Synchronisation des voies
  • Conception modulaire prenant en charge la synchronisation multi-appareils
  • Partitionnement MAC et PHY
  • Prise en charge de la latence déterministe
  • Encodage 64/66
  • Brouillage/désembrouillage
  • Interface de diffusion en continu Avalon® pour transmettre et recevoir des chemins de données
  • Interface Avalon mappée en mémoire pour les registres de contrôle/d'état (CSR)
  • Génération dynamique de banc d'essai de simulation
  • Mode TX PMA lié et non lié
  • Prise en charge facultative de l'ECC M20K DCFIFO
  • Options pour les configurations d'en-tête de synchronisation
  • CRC-12
  • Canaux de commande autonomes

Mesures de qualité IP

Basique

Année de la première publication de l'IP

2019

Dernière version du logiciel de conception Intel® Quartus® Prime

20,3

État

Production

Livrables

Les livrables du client comprennent les éléments suivants :

    Fichier de conception (code source crypté ou netlist post-synthèse)

    Modèle de simulation pour ModelSim* - Intel FPGA Edition

    Contraintes de synchronisation et de topologie

    Documentation avec contrôle de révision

    Fichier Readme

  • Y
  • Y
  • Y (inclus dans le guide de l'utilisateur)
  • N

Tout autre livrable du client fourni avec l'IP

GUI de paramétrage permettant à l'utilisateur final de configurer l'IP

Y

Le cœur IP est activé pour la prise en charge du mode d'évaluation Intel FPGA IP

Y

Langue source

Verilog et VHDL (au niveau de l'encapsuleur)

Langue Testbench

Verilog

Pilotes logiciels fournis

N

Assistance système d'exploitation (SE) du pilote

N

Déploiement

Interface utilisateur

Avalon-ST (chemin de données) et Avalon-MM (CSR)

Métadonnées IP-XACT

N

Vérification

Simulateurs pris en charge

VCS, VCSMX, NCSIM, MODELSIM, XCELLIUM

Matériel validé

Y, sur les trousses de développement Intel FPGA

Tests de conformité aux normes de l'industrie effectués

Y

Si oui, quel(s) test(s) ?

Tests électriques

Si oui, sur quel(s) périphérique(s) Intel FPGA ?

Intel Stratix 10, Intel Agilex

Si oui, date réalisée

Si non, est-ce prévu ?

Interopérabilité

IP a subi des tests d'interopérabilité

Y

Si oui, sur quel(s) périphérique(s) Intel FPGA

Intel Stratix 10

Rapports d'interopérabilité disponibles

Y