PI JESD204C pour FPGA Intel®
La PI JESD204C pour FPGA Intel® est une interface série point à point haute vitesse pour les convertisseurs numérique-analogique (DAC) ou analogique-numérique (ADC) afin de transférer des données vers des composants FPGA.
Lire le guide de l'utilisateur de PI JESD204C pour FPGA Intel® ›
Lire le manuel d'utilisation Intel® Agilex™ F-Tile FPGA IP JESD204C ›
Lire le guide de l'utilisateur avec exemple de conception de PI JESD204C pour FPGA Intel® Agilex™ ›
Lire le guide de l'utilisateur de PI JESD204B pour FPGA Intel® ›
PI JESD204C pour FPGA Intel®
La PI JESD204C pour FPGA Intel® intègre :
- Contrôle d'accès au support (MAC) : blocs de couche de liaison de données (DLL) et de couche de transport (TL) qui contrôlent les états de liaison.
- Couche physique (PHY) : sous-couche de codage physique (PCS) et bloc d'attachement de support physique (PMA).
Fonctionnalités
Le cœur de PI JESD204C pour FPGA Intel® offre les fonctionnalités clés suivantes :
- Débit de données jusqu'à 32 Gbit/s pour les composants F-Tile Intel® Agilex™ et jusqu'à 28,9 Gbit/s pour les composants E-Tile Intel Agilex™ et les composants E-Tile Intel® Stratix® 10.
- Voies simples ou multiples (jusqu'à 16 voies par lien)
- Compteur d'horloge multibloc étendue locale (LEMC) basé sur E=1 à 256
- Alignement et surveillance des voies en série
- Synchronisation des voies
- Conception modulaire prenant en charge la synchronisation multi-composants
- Partitionnement MAC et PHY
- Prise en charge de la latence déterministe
- Encodage 64/66
- Brouillage/désembrouillage
- Interface Avalon® Streaming pour transmettre et recevoir des chemins de données
- Interface Avalon® Memory-Mapped (à mémoire mappée) pour les registres de contrôle/d'état (CSR)
- Génération dynamique de banc d'essai de simulation
- Mode TX PMA lié et non lié
- Prise en charge facultative de l'ECC M20K DCFIFO
- Options pour les configurations d'en-tête de synchronisation
- CRC-12
- Canaux de commande autonomes
Mesures de qualité de PI
Basique |
|
|---|---|
Année de première publication de PI |
2019 |
Dernière version du logiciel Intel Quartus Prime prise en charge |
22,2 |
État |
Production |
Livrables |
|
Les livrables du client comprennent les éléments suivants : Fichier de conception (code source crypté ou netlist post-synthèse) Simulation model for ModelSim*- Édition FPGA Intel Contraintes de synchronisation et de topologie Documentation avec contrôle de révision Fichier Readme |
O O O (inclus dans le guide de l'utilisateur) N |
Tout autre livrable du client fourni avec la PI |
— |
GUI de paramétrage permettant à l'utilisateur final de configurer la PI |
O |
Le cœur de PI est activé pour la prise en charge d'Intel FPGA IP Evaluation Mode |
O |
Langue source |
Verilog et VHDL (au niveau de l'encapsuleur) |
Langue du banc d'essai |
Verilog |
Pilotes logiciels fournis |
N |
Assistance système d'exploitation (SE) du pilote |
N |
Déploiement |
|
Interface utilisateur |
Avalon-ST (chemin de données) et Avalon-MM (CSR) |
Métadonnées IP-XACT |
N |
Vérification |
|
Simulateurs pris en charge |
VCS, VCSMX, NCSIM, MODELSIM, XCELLIUM |
Matériel validé |
O, sur les kits de développement FPGA Intel |
Tests de conformité aux normes de l'industrie effectués |
O |
Si oui, quel(s) test(s)? |
Tests électriques |
Si oui, sur quel(s) dispositif(s) FPGA Intel? |
Intel Stratix 10, Intel Agilex |
Si oui, date réalisée |
— |
Si non, est-ce prévu? |
— |
Interopérabilité |
|
La PI a subi des tests d'interopérabilité |
O |
Si oui, sur quel(s) dispositif(s) FPGA Intel? |
Intel Stratix 10 |
Rapports d'interopérabilité disponibles |
O |
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