Cœur de PI FPGA Intel® pour Ethernet 100G MAC et PHY à faible latence

Présentation

Avec le cœur de PI FPGA Intel® Ethernet 100G, Intel® offre une flexibilité, une évolutivité et une configuration ultimes aux infrastructures de réseau et aux centres de données. Le cœur de PI FPGA Intel Ethernet 100G à faible latence est conforme à la norme IEEE 802.3ba-2010, il comprend un contrôle d'accès au support (MAC), PHY, une sous-couche de codage physique (PCS), un attachement au support physique (PMA) et un transfert en option bloc de correction d'erreurs (FEC). Il prend également en charge l'horodatage IEEE 1588v2 et permet de piloter des fonds de panier sur les FPGA Intel® Stratix® et Intel® Arria® pris en charge. Cette PI peut être utilisée pour les interfaces puce à puce utilisant des modules d'interconnexion en cuivre ou d'émetteur-récepteur optique.

Fonctionnalités

• Le cœur de PI est conçu selon la norme Ethernet haute vitesse IEEE 802.3ba-2010, disponible sur le site Web IEEE (www.ieee.org). Le MAC fournit un traitement de trame de coupe pour optimiser la latence et prend en charge une vitesse de ligne filaire complète avec une longueur de trame de 64 octets et un trafic dos à dos ou de longueur mixte sans paquets perdus. Toutes les variantes de cœur de PI Ethernet 100G à faible latence pour FPGA Intel® incluent des composants MAC et PHY en duplex intégral et offrent les fonctionnalités suivantes :

Fonctionnalités PHY :

• La logique PCS logicielle qui s'interface de manière transparente avec les émetteurs série 25.78125 Gbit/s du FPGA Intel® Stratix® 10
• Interface externe CAUI-4 se compose de quatre voies matérielles d'émetteurs-récepteurs FPGA en série fonctionnant à 25,78125 Gbit/s.
• Correction d'erreur directe Reed-Solomon en option - RS (528 514) FEC
• Prise en charge du protocole d'auto-négociation/formation de liaison (AN/LT)

Fonctionnalités de contrôle de la structure de trame :

• Assistance pour les paquets jumbo
• Contrôle d'intercommunication de contrôle de redondance cyclique (CRC) TX et RX
• Génération et insertion TX CRC en option
• Options d'intercommunication de préambule RX et TX pour les applications nécessitant un transfert propriétaire des informations de gestion des utilisateurs
• Le rembourrage de la trame automatique TX pour répondre à la longueur du cadre Ethernet minimum 64 octets

Surveillance des trames et statistiques :

• Vérification RX CRC et rapport d'erreur
• Vérification SFD stricte RX en option selon la spécification IEEE
• Vérification des paquets RX malformés selon la spécification IEEE
• Indication du type de trame de contrôle reçue
• Compteurs de statistiques en option
• Signalisation de défaut en option : signale un défaut local et génère un défaut à distance (norme Ethernet IEEE 802.3ba-2012, article 66)

Contrôle de flux :

• Opération de contrôle de flux Ethernet en option à l'aide des registres de pause ou de l'interface de pause (IEEE 802.3, article 31)
• Contrôle de flux facultatif basé sur la priorité qui utilise les registres de pause pour un contrôle précis (norme IEEE 802.1Qbb-2011, amendement 17)
• Contrôle de filtrage de trame de pause

Fonctionnalités de débogage et de testabilité :

• Bouclage PMA série en option (TX vers RX) au niveau de l'émetteur-récepteur en série pour les tests d'auto-diagnostic
• La capacité d'insertion d'erreur TX prend en charge le test et le débogage
• Accès optionnel à Intel® FPGA ADME (Altera Debug Master Endpoint) pour le débogage ou la surveillance de l'intégrité du signal PHY

Interfaces système utilisateur :

• Interface de gestion Avalon® Memory-Mapped (à mémoire mappée) (Avalon-MM) pour accéder aux registres de contrôle et d'état du cœur de PI.
• L'interface de chemin de données Avalon-ST se connecte à la logique client avec le début de la trame dans l'octet le plus significatif (MSB). La largeur des données d'interface de 512 bits garantit le débit de données malgré cet alignement SOP de l'interface client RX et l'option de passthrough de préambule RX et TX
• Contrôle de réinitialisation du matériel et du logiciel

Pour une spécification détaillée du protocole Ethernet, reportez-vous à la norme Ethernet haute vitesse IEEE 802.3ba-2010.