FPGA Intel® IP MAC Ethernet 10G faible latence
Le cœur Intel® FPGA IP MAC Ethernet 10G faible latence (IP logicielle) offre une faible latence aller-retour et une utilisation efficace des ressources. Le cœur de propriété intellectuelle (IP) permet de programmer les différentes fonctionnalités énumérées. Cette IP peut être utilisée conjointement avec le nouveau cœur Intel® FPGA IP multi-débit PHY pour prendre en charge la plage de débits de données 10M/100M/1G à 10G.
Lire le guide de l'utilisateur de l'IP Intel® FPGA 10G MAC Ethernet à faible latence ›
Lire le guide de l'utilisateur de la fonction MegaCore MAC 10 Gbit/s Ethernet ›
FPGA Intel® IP MAC Ethernet 10G faible latence
L'ancien cœur IP du FPGA Intel® MAC 10G Ethernet est toujours proposé avec un ensemble complet de fonctionnalités pour les applications ciblant les FPGA Stratix® V et les familles FPGA précédentes.
La fonction MAC et PHY 10GE avec différentes fonctionnalités en option est également disponible sous forme d'IP matérielle sur les appareils Intel® Stratix® 10 avec E-tiles. Pour plus de détails, consultez IP matérielle E-Tile du FPGA Intel® Stratix® 10 pour le cœur IP Ethernet.
Caractéristiques
Ce cœur Intel® FPGA IP est conçu selon la norme Ethernet IEEE 802.3-2008, disponible sur le site Web de l'IEEE (www.ieee.org). Toutes les variations du cœur Intel® FPGA IP MAC 10 GbE faible latence ne comprennent que la MAC en mode full-duplex. Les variations du cœur proposent les fonctionnalités suivantes :
Caractéristiques MAC :
- MAC Full-duplex dans huit modes de fonctionnement : 10G, 1G/10G, 1G/2,5 G, 1G/2,5 G/10G, 10M/100M/1G/2,5 G/5G/10G (USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2,5 G, and 10M/100M/1G/2,5 G/10G.
- Trois variations pour les modes de fonctionnement sélectionnés : bloc MAC TX, bloc MAC RX et blocs MAC TX et RX. Un mode de registre 10GBASE-R sur les chemins de données TX et RX permet de réduire la latence.
- Mode transparent (promiscuous) programmable.
- Fonctionnalité unidirectionnelle spécifiée par la norme IEEE 802.3 (clause 66). Contrôle de flux basé sur la priorité (PFC) avec des quanta de pause programmables, prenant en charge deux à huit files de priorité.
- Côté client : interface Avalon® Streaming (Avalon-ST) 32 bits.
- Gestion : interface Avalon-MM 32 bits.
- PHY : XGMII 32 bits pour 10 GbE, GMII 16 bits pour 2,5 GbE, GMII 8 bits pour 1 GbE, ou MII 4 bits pour 10M/100M.
Fonctionnalités de contrôle de la structure de trames :
- Décodage de réseaux locaux virtuels (VLAN) et de trames balisées VLAN empilées (type h8100).
- Calcul et insertion du code de redondance cyclique (CRC) 32 sur le chemin de données TX. Vérification et transmission CRC en option sur le chemin de données RX.
- DIC (Déficit idle Counter) pour des performances optimisées avec un IPG (inter-packet gap) moyen pour les applications LAN. Prend en charge l'IP programmable.
- Contrôle de flux Ethernet utilisant des trames de pause.
- Longueur maximale programmable de trames de données de transmission (TX) et de réception (RX) jusqu'à 64 kilo-octets (Ko).
- Mode de passage du préambule sur les chemins de données TX et RX, ce qui autorise un préambule défini par l'utilisateur dans le trame du client.
- Insertion de remplissage sur le chemin de données TX et terminaison sur le chemin de données RX en option.
Surveillance et statistiques des trames :
- Vérification et transmission CRC en option sur le chemin de données RX.
- Collecte de statistiques sur les chemins de données TX et RX en option.
Horodatage en option, spécifié dans la norme IEEE 1588v2, pour les configurations suivantes :
- MAC 10 GbE avec cœur IP 10GBASE-R PHY.
- MAC 1 /10 GbE avec cœur IP 1G/10GbE PHY.
- MAC 1 /2,5 GbE avec cœur IP Ethernet Multirate 1G/2.5 G PHY.
- MAC 1G/2,5 G/10GbE avec cœur IP Ethernet Multirate 1G/2,5 G/10G (MGBASE-T) PHY.
- MAC 10M/100M/1G/10 GbE avec cœur IP 10M-10 GbE PHY.
- MAC 10M/100M/1G/2,5G/5G/10G (USXGMII) avec cœur Intel® FPGA IP PHY Ethernet Multi-débit 1G/2,5G/5G/10G.
Statut IP
Statut |
Production |
Codes de commande |
|
Ethernet 10G MAC Intel® FPGA IP de faible latence (sans la fonctionnalité IEEE 1588v2) |
IP-10GEUMAC |
FPGA Intel® IP Ethernet 10G MAC à faible latence (avec la fonctionnalité IEEE 1588v2) |
IP-10GEUMACF |
Fonction Ethernet MAC MegaCore 10 Gbit/s |
IP-10GETHMAC |
Mesures de qualité IP
Basique |
|
Faible latence |
---|---|---|
L'année IP a été publiée |
2012 |
2013 |
La version la plus récente du logiciel Intel Quartus Prime Design prise en charge |
16,1 |
18.1 |
Statut |
Production |
Production |
Livrables |
|
Faible latence |
Les livrables des clients comprennent les éléments suivants : Fichier de conception (code Target ou netlist) Modèle de simulation pour ModelSim* - Intel FPGA Edition Contraintes de mise en page et/ou de mise en page Documentation avec contrôle de révision Fichier readme.txt |
Y |
Y |
Tout livrable de clients supplémentaire fourni avec l'IP |
|
|
GUI de paramétrage permettant à l'utilisateur final de configurer l'IP |
Y |
Y |
Le noyau IP est activé pour le support du mode d'évaluation de l'Intel FPGA IP. |
Y |
Y |
Langage source |
Verilog |
Verilog |
Langage Testbench |
|
|
Pilotes logiciels fournis |
N |
N |
Prise en charge OS du pilote |
|
|
Mise en œuvre |
Faible latence |
|
Interface utilisateur |
Avalon-ST (chemin de données) Avalon-MM (gestion) |
Avalon-ST (chemin de données) Avalon-MM (gestion) |
Métadonnées IP-XACT |
N |
N |
Vérification |
Faible latence |
|
Simulateurs pris en charge |
Mentor Graphics* Synopsys* Cadence* |
Mentor Graphics* Synopsys* Cadence* |
Matériel validé |
Stratix V |
Intel Arria 10 Intel Stratix 10 |
Réalisation de tests de conformité aux normes de l'industrie |
UNH IEEE 802.3 |
UNH IEEE 802.3 |
Si oui, quels tests ? |
Clause 4, 31, 46 et 49 |
Clause 4, 31, 46 et 49 |
Si oui, sur quels FPGA Intel ? |
Stratix V |
Stratix V |
Si oui, date exécutée |
2011 |
2015 |
Si non, est-il planifié ? |
|
|
Interopérabilité |
|
Faible latence |
L'IP a passé des tests d'interopérabilité |
Y |
N |
Si oui, sur quels FPGA Intel ? |
Stratix V |
|
Rapports d'interopérabilité disponibles |
Y |
|
Voir aussi…
Documentation
- Manuel d'utilisation de l'Intel® FPGA IP MAC Ethernet 10G faible latence
- Manuel d'utilisation de l'ancienne fonction MegaCore MAC Ethernet 10 Gbit/s
- Manuel d'utilisation de l'exemple de conception du FPGA Intel® Stratix® 10 MAC Ethernet 10G faible latence
- Manuel d'utilisation de l'exemple de conception du FPGA Intel® Arria® 10 MAC Ethernet 10G faible latence
- Manuel d'utilisation de l'exemple de conception du FPGA Intel® Cyclone® 10 MAC Ethernet 10G faible latence
Cartes de développement
- Kit de développement FPGA Intel® Stratix® 10 GX
- Kit de développement intégrité du signal de l'émetteur-récepteur Intel® Arria® 10 GX
- Kit de développement Signal Integrity Intel® Stratix® 10 TX
- Kit de développement Signal Integrity de l'émetteur-récepteur Intel® Arria® 10 GX
- Kit de développement FPGA Intel® Arria® 10 GX
Autres ressources
Trouvez des produits IP
Trouvez les cœurs de propriété intellectuelle (IP) Intel® FPGA qui répondent à vos besoins.
Assistance technique
Pour obtenir une assistance technique sur ce cœur IP, veuillez consulter les ressources d'assistance ou l'assistance Intel® Premier. Vous pouvez également rechercher des rubriques connexes sur cette fonction dans le centre de connaissances et les communautés.
Évaluation et achat de produits IP
Mode d'évaluation et informations d'achat pour les cœurs de propriété intellectuelle Intel® FPGA.
Concevoir avec Intel® FPGA IP
En savoir plus sur la conception avec Intel® FPGA IP, une grande sélection de cœurs prêts à l'emploi optimisés pour les FPGA Intel®.
IP Base Suite
Licences Intel® FPGA IP Core gratuites avec une licence active pour le logiciel Intel® Quartus® Prime édition Standard ou Pro.
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