PI matérielle PCIe F-Tile
La PI matérielle Intel® F-Tile prend en charge le PCIe* 4.0 en mode Point de terminaison, Port racine et TLP Bypass. Il prend également en charge les interfaces Avalon® Streaming. F-Tile sert de tuile compagnon pour les composants Intel® Agilex™.
F-Tile est le successeur de P-Tile et prend en charge de manière native les configurations PCIe 3.0 et 4.0.
Lire le guide de l'utilisateur de PI Avalon® Streaming F-Tile pour FPGA Intel® PCIe ›
PI matérielle PCIe F-Tile
Conformité aux normes et spécifications
- Révision 4.0 de la spécification de base PCIe
- Spécification de la virtualisation et du partage d'E/S à racine unique, Rév 1,1
- Services de traduction d'adresses, révision 1.1
- Interface PHY pour les architectures PCIe, version 4.0
- Version 1.0 de périphérique virtuel E/S (VIRTIO)
Fonctionnalités
- Comprend une pile de protocoles complète comprenant la transaction, la liaison de données et les couches physiques implémentées en tant que PI matérielle.
- Prend en charge de manière native les configurations PCIe* 4.0/3.0 avec prise en charge des configurations 1.0/2.0 par le biais d'un lien down-training.
- Prend en charge les modes Port racine et Point de terminaison.
- Prise en charge du mode TL-Bypass pour activer la fonctionnalité port UP ou port Down afin de travailler avec l'infrastructure de PI PCI Switch.
- Prend en charge divers modes EP, RP multi-liens dans des configurations x8, x4 de largeur inférieure
- Prend en charge jusqu'à 512 octets de taille de charge utile maximale (MPS).
- Prend en charge jusqu'à 4096 octets (4 Ko) de taille maximale de demande de lecture (MRRS).
- Prend en charge le canal virtuel unique (VC).
- Prend en charge les plages de temporisation d'achèvement via l'interface de temporisation d'achèvement
- Opérations atomiques (FetchAdd/Swap/CAS)
- Prise en charge de divers modes de synchronisation : réflexion commune, réflexion indépendante avec et sans spectre étalé (SRIS, SRNS)
- Rapport d'erreur avancé PCIe*.
- Génération et vérification de l'ECRC.
- Protection de la parité du bus de données
- Prend en charge les états d'alimentation PCIe D0 et D3.
- Marge de voie au niveau du récepteur.
- Détection de présence de resynchronisation.
- Prend en charge le mode PI matérielle autonome qui permet à la PI matérielle PCIe de communiquer avec l'hôte avant que la configuration du FPGA et l'entrée en mode utilisateur ne soient terminées.
- Configuration du cœur FPGA via une liaison PCIe (CVP Init et CVP Update)
Fonctionnalités multifonctions et de virtualisation
- Prise en charge de SR-IOV (8 PF, 2K VF pour chaque point de terminaison)
- Prise en charge de VirtIO via l'interface d'interception de configuration
- Prise en charge des E/S évolutives et de la mémoire virtuelle partagée (SVM) (futur)
- Service de contrôle d'accès (ACS)
- Interprétation alternative de l'ID de routage (ARI)
- Réinitialisation du niveau de fonction (FLR)
- Prise en charge de l'indice de traitement TLP (TPH).
- Prise en charge des services de traduction d'adresses (ATS, Address Translation Services).
- ID de l'espace d'adressage du processus (PasID)
Fonctionnalités de l'interface utilisateur
- Interface Avalon® Streaming (Avalon-ST)
- Interface utilisateur par paquets avec en-tête, données et préfixe séparés.
- Interface de paquet utilisateur à double segmentation avec la possibilité de gérer jusqu'à deux TLP dans un cycle donné (cœur x16 uniquement).
- Prise en charge étendue des balises.
- Prise en charge des balises 10 bits (maximum de 768 balises exceptionnelles (x16) / 512 balises exceptionnelles (x8/x4) à un moment donné, pour toutes les fonctions combinées)
PI complémentaires
Fonctionnalités de débogage de PI
- Boîte à outils de débogage comprenant les fonctionnalités suivantes :
- Informations sur le protocole et l'état de la liaison
- Capacités de débogage de base et avancées, y compris l'accès au registre PMA et la capacité de visualisation des yeux.
Assistance pilote
- Pilotes de périphériques Linux
Mesures de qualité de PI
Basique |
|
|---|---|
Année de première publication de PI |
2021 |
État |
Production |
Livrables |
|
Les livrables du client comprennent les éléments suivants : Fichier de conception (code source crypté ou netlist post-synthèse) Contraintes de synchronisation et de topologie Guide de l'utilisateur |
O O O |
Tout autre livrable du client fourni avec la PI |
Banc d'essai et exemples de conception |
GUI de paramétrage permettant à l'utilisateur final de configurer la PI |
O |
Le cœur de PI est activé pour la prise en charge du mode Intel® FPGA IP Evaluation Mode Support |
O |
Langue source |
Verilog |
Langue Testbench |
Verilog |
Pilotes logiciels fournis |
O |
Assistance SE du pilote |
Linux |
Déploiement |
|
Interface utilisateur |
Interface Avalon® Streaming |
Métadonnées IP-XACT |
N |
Vérification |
|
Simulateurs pris en charge |
VCS |
Matériel validé |
Intel Agilex série I |
Tests de conformité aux normes de l'industrie effectués |
N |
Si oui, quel(s) test(s)? |
|
Si oui, sur quel(s) dispositif(s) FPGA Intel? |
|
Si oui, date réalisée |
|
Si non, est-ce prévu? |
O |
Interopérabilité |
|
La PI a subi des tests d'interopérabilité |
N |
Si oui, sur quel(s) dispositif(s) FPGA Intel? |
|
Rapports d'interopérabilité disponibles |
N |
Liens connexes
Documentation
Prise en charge des périphériques et des kits de développement matériel
Autres ressources
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