PCIe* Scalable Switch IP
L'Intel Scalable Switch (soft) IP pour PCIe est un commutateur entièrement configurable qui met en œuvre un port amont également entièrement configurable et une connectivité pour un maximum de 32 ports aval.
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PCIe* Scalable Switch IP
Caractéristiques
- Configurations
- 3.0 x4/x8/x16
- 4.0 x4/x8/x16
- Fonction physique unique (PF)
Logique de commutateur
- Prend en charge jusqu'à 32 ports amont.
Port aval du commutateur
- PF unique par port aval
- Attribution statique du numéro de l'appareil
- Prend en charge le transfert de l'ID du routage alternatif (ARI) pour les ports dédiés.
- Interruptions Signées par message (MSI)
- Capacité de service de contrôle d'accès (ACS)
- Capacité uniquement (pas de fonctionnalité de contrôle)
- Prise en charge du branchement à chaud
- Configurations supportées :
- 3.0 x4/x8/x16
- 4.0 x4/x8/x16
Point de terminaison embarqué
- Jusqu'à 32 appareils de terminaison embarqués (un point de terminaison embarqué derrière chaque port aval du commutateur).
- Interruptions MSI/MSI-X
- Configuration élastique de la PF, à savoir la possibilité de mettre à jour l'espace de configuration à tout moment.
- Capacité ACS
- Capacité uniquement (pas de fonctionnalité de contrôle)
- Jusqu'à 8 PF par point de terminaison embarqué.
- 32 PF maximum sur tous les points de terminaison embarqués.
- Réinitialisation du niveau de fonction (FLR)
IP
- Assistance pour les appareils basés sur P-Tile : FPGA Intel® Stratix® 10 DX et SoC ou certains membres des FPGA Intel® Agilex™ série F et SoC.
- Nombre de portes optimisé
- Interface de paquets utilisateur avec en-tête, données et préfixe séparés.
- L'interface de paquets utilisateur fournit un TLP par cycle pour toutes les configurations.
- Jusqu'à 512 requêtes non publiées en cours (cœur x16 uniquement)
- Jusqu'à 256 requêtes non publiées en cours (cœurs x8 et x4)
- Fréquence de l'horloge PLD dépendante de l'appareil (coreclkout_hip)
- 400 MHz pour les appareils Intel® Stratix® 10 DX, 500 MHz pour les appareils Intel Agilex.
Mesures de qualité IP
Basique |
|
---|---|
L'année IP a été publiée |
2020 |
Statut |
Production |
Livrables |
|
Les livrables des clients comprennent les éléments suivants : Fichier de conception (code Target ou netlist) Contraintes de mise en page et/ou de mise en page Documentation avec contrôle de révision |
Oui Oui Oui |
Tout livrable de clients supplémentaire fourni avec l'IP |
Conception de testbench et d'exemples pour une configuration de commutateur fixe (1 port UP et 4 ports DN) |
GUI de paramétrage permettant à l'utilisateur final de configurer l'IP |
Y |
Le noyau IP est activé pour le support du mode d'évaluation de l'Intel FPGA IP. |
N |
Langage source |
Verilog |
Langage Testbench |
Verilog |
Pilotes logiciels fournis |
— |
Prise en charge OS du pilote |
— |
Mise en œuvre |
|
Interface utilisateur |
Avalon Streaming (AVST) |
Métadonnées IP-XACT |
Y |
Vérification |
|
Simulateurs pris en charge |
VCS |
Matériel validé |
Kit de développement pour FPGA Intel® Stratix® 10 DX |
Réalisation de tests de conformité aux normes industrielles |
— |
Si oui, quel(s) test(s) ? |
— |
Si oui, sur quel(s) dispositif(s), FPGA Intel ? |
— |
Si oui, date exécutée |
— |
Si non, est-il planifié ? |
— |
Interopérabilité |
|
L'IP a passé des tests d'interopérabilité |
N |
Si oui, sur quel(s) dispositif(s), FPGA Intel ? |
— |
Rapports d'interopérabilité disponibles |
— |
Voir aussi…
Prise en charge des périphériques et des kits de développement matériel
Autre prise en charge
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