RapidIO Intel® FPGA IP

Intel met fin à la propriété intellectuelle (IP) pour RapidIO I et RapidIO II, plus d'informations peuvent être trouvées dans la notification d'interruption de produit (PDN2025).

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RapidIO Intel® FPGA IP

Intel propose deux IP Intel® FPGA distinctes pour RapidIO :

  • RapidIO II Intel FPGA IP est conforme à la révision 2.2 de la spécification RapidIO
  • Séparation des couches physique, transport et logique (architecture modulaire)
  • Séquence IDLE2 - symbole de contrôle long
  • Débits de voie de 1,25, 2,5, 3,125, 5,0 et 6,25 Gbauds avec des largeurs de liaison 1X, 2X et 4X
  • RapidIO Intel FPGA IP est conforme aux révisions des spécifications RapidIO 1.3 / 2.1
  • Séparation des couches physique, transport et logique (architecture modulaire)
  • Séquence IDLE1 - symbole de contrôle court
  • Débits de voie de 1,25, 2,5, 3,125 et 5,0 Gbauds avec des largeurs de liaison 1X et 4X

Pour plus de détails sur la prise en charge des périphériques, tels que les débits de voie, les largeurs de liaison et les niveaux de vitesse, reportez-vous aux guides de l'utilisateur RapidIO Intel FPGA IP.

Fonctionnalités

Une partie importante de l'industrie du sans fil adopte la norme RapidIO comme interconnexion à haut débit. La norme RapidIO est généralement utilisée entre les processeurs de signaux numériques ainsi qu'entre les processeurs du plan de contrôle et la mémoire. RapidIO est également de plus en plus accepté en tant qu'interconnexion de fond de panier en raison de son adoption de normes largement utilisées pour les caractéristiques électriques de l'attachement de support physique (PMA), telles que XAUI ou CEI pour un débit de données allant jusqu'à 6,25 Gbaud. Les FPGA Intel® sont également capables de prendre en charge les débits de données RapidIO Gen3.

  • PHY basé sur des émetteurs-récepteurs embarqués
  • Simplicité d'emploi
  • L'éditeur de paramètres de propriété intellectuelle (IP) permet d'optimiser manuellement et facilement les paramètres, tels que la profondeur des FIFO d'interface, les fenêtres de traduction d'adresse, la tension différentielle de sortie et la préaccentuation.
  • La configuration facile permet de réduire l'utilisation des ressources pour créer des variations de fonction IP Intel® FPGA plus petites en fonction des besoins de l'application
  • Concepteur de plateforme pour interconnexion système
  • OFFRIR UNE SOLUTION ROBUSTE
  • Cœur IP de point de terminaison, bancs d'essai avec une interopérabilité prouvée avec les principaux fournisseurs de processeurs de signaux numériques et de commutateurs
  • Conforme à la spécification RapidIO, révision 1.3 / 2.1 et 2.2

Pour une solution prête pour l'intégration au niveau du système, vous pouvez économiser plusieurs mois de temps de conception en sélectionnant toutes les couches RapidIO, y compris des fonctionnalités, telles que la traduction d'adresses ainsi que la mémoire simple Avalon mappée (Avalon-MM) et les interfaces FIFO de diffusion en continu Avalon (Avalon-ST).

Solution de protocole

L'une des images montre un exemple de système construit à l'aide de Platform Designer avec un processeur intégré logiciel Nios® II comme élément de traitement. La mémoire du programme peut inclure un « code de démarrage » pour l'énumération au niveau du système des différents points de terminaison. Le programme configure également les registres d'adresses de capacité des points de terminaison et la fonction IP Intel FPGA.

Mesures de qualité IP

Basique

Année de la première publication de l'IP

2009

Dernière version du logiciel Intel® Quartus® Prime prise en charge

18.1

État

Production

Livrables

Les livrables du client comprennent les éléments suivants :

    Fichier de conception (code source crypté ou netlist post-synthèse)

    Modèle de simulation pour ModelSim*- Édition Intel® FPGA

    Contraintes de synchronisation et de topologie

    Banc d'essai ou exemple de conception

    Documentation avec contrôle de révision

    Fichier Readme



    Oui

    Oui

    Oui

    Oui

    Oui

    Non

Tout autre livrable du client fourni avec l'IP

Aucun

GUI de paramétrage permettant à l'utilisateur final de configurer l'IP

Oui

Le cœur IP est activé pour la prise en charge du mode d'évaluation Intel FPGA IP

Oui

Langue source

Verilog et VHDL

Langue Testbench

Verilog et VHDL

Pilotes logiciels fournis

Non

Assistance système d'exploitation (SE) du pilote

Déploiement

Interface utilisateur

Avalon®-MM, Avalon-ST

Métadonnées IP-XACT

Non

Vérification

Simulateurs pris en charge

ModelSim*, VCS, Riviera-PRO, NCSim

Matériel validé

Intel® Arria® 10, Arria V, Intel® Cyclone® 10 GX, Cyclone V, Intel® Stratix® 10, Stratix V

Tests de conformité aux normes de l'industrie effectués

Non

Si oui, quel(s) test(s) ?

Si oui, sur quel(s) périphérique(s) Intel FPGA ?

Si oui, date réalisée

Si non, est-ce prévu ?

Non

Interopérabilité

IP a subi des tests d'interopérabilité

Oui

Si oui, sur quel(s) périphérique(s) Intel FPGA

Arria V, Intel Arria 10, Intel Cyclone 10 GX, Intel Stratix 10

Rapports d'interopérabilité disponibles

Oui