Diffusion en continu SerialLite III Intel® FPGA IP

Le cœur Serial Lite III de diffusion en continu Intel FPGA de propriété intellectuelle (IP) offre une connectivité simple qui permet des transferts de données point à point rapides sur divers supports de transmission, y compris la carte de circuit imprimé (PCB), le fond de panier, le câblage en cuivre et la fibre optique.

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Diffusion en continu SerialLite III Intel® FPGA IP

Serial Lite III est un protocole simple, à faible latence et évolutif pour les applications de transfert de données série à large bande passante.

Le cœur d'IP FPGA Intel de diffusion en continu Serial Lite III comprend les émetteurs-récepteurs de pointe d'Intel :

  • Attachement au support physique (PMA)
  • Sous-couche de codage physique (PCS)
  • Couches de contrôle d'accès aux médias (MAC)

Les couches PCS et PMA sont renforcées dans les FPGA Intel Stratix 10, Intel Arria 10, Stratix V et Arria® V pour économiser les ressources logiques FPGA des clients.

Fonctionnalités

La fonctionnalité PCS/PMA renforcée permet une fermeture de synchronisation beaucoup plus facile pour tous les types de conceptions. Le protocole Serial Lite III a été conçu pour fournir la fiabilité, la faible latence, la surcharge et l'évolutivité nécessaires pour assurer des transferts de données efficaces et maintenir les faibles taux d'erreur sur les bits requis par les systèmes d'aujourd'hui et de la prochaine génération.

  • Sélection de débit de données jusqu'à 28 Gbit/s
  • Configuration multi-voies jusqu'à 24 voies
  • Opérations de diffusion de données - en continu ou en rafales
  • Opérations à transmission unidirectionnelle et bidirectionnelle
  • Modes de synchronisation flexibles
  • Avantage renforcé d'utilisation des ressources
  • Transfert de données à faible latence (< 150 ns : TX + RX)
  • Surcharge de transmission minimale
  • Schéma de codage/décodage 64B/67B
  • Prise en charge facultative du code de correction d'erreur (ECC) sur les M20K (atténuation SEU)
  • Injection ou détection d'erreur en option et surveillance de l'état
  • Couches IP entièrement intégrées (MAC, PCS et PMA)
  • Paramètres de préaccentuation et d'égalisation réglables
  • Prise en charge du couplage AC et DC

Performances et productivité auxquelles vous pouvez vous attendre

Performances

Productivité

Efficacité élevée du débit de données

Marge de synchronisation IP adéquate pour accélérer la fermeture complète du calendrier de conception

Plus de 300 Gbit/s de bande passante agrégée pour les applications actuelles et émergentes (jusqu'à 24 voies)

La fonction de mode d'évaluation IP FPGA d'Intel vous permet de tester l'IP du lecteur gratuitement et sans licence

Transferts de données à faible latence (< 150 ns : TX + RX)

L'IP Serial Lite III entièrement intégré comprend les couches MAC, PCS et PMA pour faciliter l'intégration IP Intel FPGA

Le couplage CA et CC permet une flexibilité de réglage des voies pour des taux d'erreur binaires améliorés

Mesures de qualité IP

Basique

Année de la première publication de l'IP

2013

Dernière version du logiciel Intel® Quartus® Prime prise en charge

18.0

État

Production

Livrables

Les livrables du client comprennent les éléments suivants :

  • Fichier de conception (code source crypté ou netlist post-synthèse)
  • Modèle de simulation pour ModelSim* - Intel FPGA Edition
  • Contraintes de synchronisation et de topologie
  • Documentation avec contrôle de révision
  • Fichier Readme

Y pour tous, sauf pour fournir le fichier Lisez-moi

Tout autre livrable du client fourni avec l'IP

Banc d'essai et exemples de conception

GUI de paramétrage permettant à l'utilisateur final de configurer l'IP

Y

IP est activé pour la prise en charge du mode d'évaluation IP Intel FPGA

Y

Langue source

Verilog et VHDL

Langue Testbench

Verilog

Pilotes logiciels fournis

N

Assistance SE du pilote

N

Déploiement

Interface utilisateur

Diffusion en continu Avalon®

Métadonnées IP-XACT

N

Vérification

Simulateurs pris en charge

NCSim, ModelSim, VCS/VCSMX

Matériel validé

Trousse de développement d'intégrité de signal d'émetteur-récepteur Intel Arria 10 FPGA, trousse de développement d'intégrité de signal FPGA Intel Stratix 10

Tests de conformité aux normes de l'industrie effectués

N

Si oui, quel(s) test(s) ?

Si oui, sur quel(s) périphérique(s) Intel FPGA?

Si oui, date réalisée

Si non, est-ce prévu ?

N

Interopérabilité

IP a subi des tests d'interopérabilité

Y

Si oui, sur quel(s) périphérique(s) Intel FPGA

Intel Stratix 10, Stratix V, Intel Arria 10 GX

Rapports d'interopérabilité disponibles

N