Cœur de PI FPGA Intel® Serial Lite IV

Le cœur de propriété intellectuelle (PI) FPGA Intel Serial Lite IV convient à la communication de données à large bande passante pour les applications puce à puce, carte à carte et fond de panier.

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Cœur de PI FPGA Intel® Serial Lite IV

Le noyau IP Serial Lite IV intègre un contrôle d'accès au support (MAC), une sous-couche de codage physique (PCS) et un bloc de connexion au support physique (PMA). La PI prend en charge le transfert des données de jusqu'à 58 Gbit/s par voie, avec un maximum de 12 voies PAM4 d'émetteurs-récepteurs F-Tile à usage général (FGT) Intel® Agilex™, et jusqu'à 116 Gbit/s avec un maximum de 4 voies PAM4 d'émetteurs-récepteurs F-Tile à grande vitesse (FHT) Intel® Agilex™ en une liaison unique, ou 28 Gbit/s par voie avec un maximum de 16 voies sans retour à zéro (NRZ) de FGT et 58 Gbit/s par voie avec un maximum de 4 voies NRZ de FHT. Ce protocole offre une bande passante élevée, une faible surcharge de trames, un faible nombre d'E/S et prend en charge une évolutivité élevée à la fois en termes de nombre de voies et de vitesse. L'IP est facilement reconfigurable avec la prise en charge d'une large gamme de débits de données avec le mode Ethernet PCS de l'émetteur-récepteur E-Tile et de l'émetteur-récepteur F-Tile.

Cette PI prend en charge deux modes de transmission :

  • Mode de base : il s'agit d'un mode de diffusion en continu pur dans lequel les données sont envoyées sans début de paquet, cycle vide et fin de paquet pour augmenter la bande passante. L'IP prend les premières données valides comme début d'une rafale.
  • Mode complet : il s'agit du mode de transfert de données par paquets. Un cycle de rafale et de synchronisation est envoyé au début et à la fin d'un paquet en tant que délimiteurs.

Fonctionnalités

Fonctionnalité Descriptif
Transfert de données
  • Prend en charge jusqu'à 116 Gbit/s par voie avec un maximum de quatre voies PAM4 de FHT dans une seule liaison
  • Prend en charge jusqu'à 58 Gbit/s par voie avec un maximum de quatre voies NRZ de FHT dans une seule liaison.
  • Prend en charge jusqu'à 58 Gbit/s par voie avec un maximum de 12 voies PAM4 de FGT dans une seule liaison.
  • Prend en charge jusqu'à 28 Gbit/s par voie avec un maximum de 16 voies NRZ de FGT dans une seule liaison.
  • Prend en charge les modes de diffusion continue (de base) ou par paquets (complet).
  • Prend en charge les paquets de trames à faible surcharge.
  • Prend en charge le transfert de granularité d'octets pour chaque taille de rafale.
  • Prend en charge l'alignement des voies initié par l'utilisateur ou automatique.
  • Prend en charge la période d'alignement programmable.
PCS
  • Utilise une logique IP matérielle qui s'interface de manière transparente avec les émetteurs-récepteurs E-Tile des périphériques Intel® Agilex™ et Intel® Stratix® 10 pour une réduction des ressources logiques logicielles.
  • Prend en charge le mode de modulation PAM4 pour la spécification 100GBASE-KP4. RS-FEC est toujours activé dans ce mode de modulation.
  • Prend en charge le mode de modulation NRZ avec détection et correction d'erreur KR-FEC (en option).
  • Prend en charge le décodage d'encodage 64b/66b.
Détection et traitement des erreurs
  • Prend en charge la vérification des erreurs de contrôle de redondance cyclique (CRC) sur les chemins de données de transmission (TX) et de réception (RX).
  • Prend en charge la vérification des erreurs de lien RX.
  • Prend en charge la détection d'erreurs RX PCS.
Interfaces
  • Prend en charge uniquement le transfert de paquets en duplex intégral avec des liens indépendants.
  • Utilise une interconnexion point à point avec plusieurs FPGA avec une faible latence de transfert.
  • Prend en charge les commandes définies par l'utilisateur.
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Mesures de qualité de PI

Basique

Année de première publication de PI

2019

Dernière version du logiciel Intel® Quartus® Prime prise en charge

22,2

État

Avancé

Livrables

Les livrables du client comprennent les éléments suivants :

Fichier de conception (code source crypté ou netlist post-synthèse)

Simulation model for ModelSim*- Édition FPGA Intel

Contraintes de synchronisation et de topologie

Documentation avec contrôle de révision

O pour tous

Tout autre livrable du client fourni avec la PI

Banc d'essai et exemples de conception

GUI de paramétrage permettant à l'utilisateur final de configurer la PI

O

La PI est activée pour la prise en charge du mode Intel FPGA IP Evaluation Mode

O

Langue source

Verilog

Langue du banc d'essai

Verilog

Pilotes logiciels fournis

N

Assistance SE du pilote

N

Déploiement

Interface utilisateur

Avalon Streaming

Métadonnées IP-XACT

N

Vérification

Simulateurs pris en charge

NCSim, ModelSim, VCS/VCSMX

Matériel validé

Kit de développement pour FPGA Intel® Agilex™, kit de développement intégrité du signal pour FPGA Intel® Stratix® 10

Tests de conformité aux normes de l'industrie effectués

N

Si oui, quel(s) test(s)?

—

Si oui, sur quel(s) dispositif(s) FPGA Intel?

—

Si oui, date réalisée

—

Si non, est-ce prévu?

N

Interopérabilité

La PI a subi des tests d'interopérabilité

—

Si oui, sur quel(s) dispositif(s) FPGA Intel?

—

Rapports d'interopérabilité disponibles

—
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Autres ressources

Trouver l'IP

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Assistance technique

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Concevoir avec Intel® FPGA IP

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I-Tested

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