PI matérielle H-Tile FPGA Intel® Stratix® 10 pour cœur de PI Ethernet FPGA Intel®

Les composants de production FPGA Intel® Stratix® 10 H-Tile comprennent une pile de protocole configurable et renforcée pour l'Ethernet, compatible avec la norme Ethernet haut débit IEEE 802.3.

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PI matérielle H-Tile FPGA Intel® Stratix® 10 pour cœur de PI Ethernet FPGA Intel®

La PI matérielle H-Tile FPGA Intel® Stratix® 10 pour le cœur de propriété intellectuelle (PI) Ethernet FPGA Intel® permet d'accéder à cette PI matérielle à des débits de données Ethernet de 100 Gbit/s. Le cœur de PI est inclus dans la bibliothèque de PI FPGA Intel® et est disponible dans le catalogue de PI du logiciel Intel® Quartus® Prime Pro Edition. Le cœur de PI est disponible avec un canal Ethernet 100 GBASE-R4. Pour le débit de données Ethernet, vous pouvez choisir une variante de contrôle d'accès au support (MAC) + sous-couche de codage physique (PCS) ou une variante PCS uniquement.

Les cartes du canal Ethernet 100 GBASE-R4 correspondent à quatre liaisons de 25,78125 Gbit/s. Les émetteurs-récepteurs FPGA en série sont conformes à la spécification IEEE 802.3-2015 de la norme Ethernet haut débit CAUI-4. Le cœur de PI configure les émetteurs-récepteurs pour mettre en œuvre la spécification pertinente pour la variation du cœur de PI. Vous pouvez connecter les interfaces de l'émetteur-récepteur directement à un module optique externe dépendant du support physique (PMD) ou à un autre dispositif.

Fonctionnalités

Le cœur de PI est conçu selon la norme Ethernet haut débit IEEE 802.3-2015 disponible sur le site Web IEEE (www.ieee.org). Le MAC fournit un traitement de trame de coupe pour optimiser la latence et prend en charge une vitesse de ligne filaire complète avec une longueur de trame de 64 octets et un trafic dos à dos ou de longueur mixte sans paquets perdus. Toutes les variantes de PI matérielle H-Tile du FPGA Intel® Stratix® 10 pour cœur de PI Ethernet sont en mode duplex intégral. Ces variantes cœur de PI offrent les fonctionnalités suivantes :

PHY :

  • La PI logique matérielle (Hard IP) qui s'interface de manière transparente avec les émetteurs-récepteurs FPGA Intel® Stratix® 10 de série à 25,78125 Gbit/s.
  • Interface externe LAUI ou CAUI-4 composée de deux ou quatre voies matérielles d'émetteurs-récepteurs FPGA en série fonctionnant à 25,78125 Gbit/s.
  • Prend en charge les liaisons LAUI ou CAUI-4 basées sur l'encodage 64B/66B avec rayures de données et marqueurs d'alignement pour aligner les données de plusieurs voies.
  • Supporte l'auto-négociation (AN) telle que définie dans la norme IEEE 802.3-2915 Clause 73
  • Supporte Formation de la liaison d'assistance (LT) tel que défini dans la norme IEEE 802.3-2915, clauses 92 et 93.
  • Tolérance de variation de décalage du récepteur (RX) qui dépasse les exigences de la clause 80.5 de la norme Ethernet haut débit IEEE 802.3-2015

Contrôle de la structure de la trame :

  • Assistance pour les paquets jumbo
  • Contrôle du passage du CRC (contrôle de redondance cyclique) de RX.
  • Tolérance de décalage de voie RX PCS de 1 000 bits pour les liaisons 100G, ce qui dépasse les exigences de la clause 82.2.12 de la norme Ethernet haute vitesse IEEE 802.3-2015.
  • Génération et insertion optionnelles de CRC par paquet sur l'émetteur-récepteur en série (TX)
  • Options de passage du préambule RX et TX pour les applications qui nécessitent un transfert d'informations de gestion de l'utilisateur propriétaire.
  • Insertion de l'adresse source MAC TX en option
  • Remplissage de trame automatique TX pour respecter la longueur de trame Ethernet minimale de 64 octets sur la liaison Ethernet. Désactivation facultative par paquet de cette fonctionnalité.
  • La capacité d'insertion d'erreur TX prend en charge l'invalidation de l'entrée en progression de l'interface client TX
  • Options de compteur d'inactivité déficitaire (DIC) en option pour maintenir une moyenne minimale d'écart inter-paquets (IPG) finement contrôlée de 8 octets, 10 octets ou 12 octets, ou permettre à l'utilisateur de piloter la PIG à partir de l'interface client

Surveillance des trames et statistiques :

  • Vérification RX CRC et rapport d'erreur.
  • Vérification facultative du délimiteur de trame de démarrage strict (SFD) RX selon la spécification IEEE
  • Vérification de préambule stricte RX en option selon la spécification IEEE
  • Vérification du paquet de RX malformé par spécification IEEE.
  • Indication du type de trame de contrôle reçue
  • Compteurs de statistiques
  • Fonction d'instantanéité pour la capture précise des valeurs des compteurs statistiques
  • Signalisation d'erreur optionnelle : détecte et signale les erreurs locales et génère des erreurs à distance, avec prise en charge des erreurs de liaison unidirectionnelles, comme défini dans la clause 66 de la norme IEEE 802.3-2015 Ethernet haut débit.

Flex E :

  • Débit binaire constant (CBR) 100 GE en option avec brouilleur/débrouilleur TX et RX PCS66.

Contrôle de flux :

  • Opération facultative de contrôle de flux Ethernet IEEE 802.3-2015 Clause 31 de la norme Ethernet en utilisant les registres de pause ou l'interface de pause
  • Contrôle de flux optionnel basé sur la priorité, conforme à la norme IEEE 802.1Q-201 - Amendement 17 : Contrôle de flux basé sur la priorité.
  • Contrôle de filtrage de trame de pause
  • Le logiciel peut basculer dynamiquement le flux de données TX MAC local pour prendre en charge la coupure sélective du flux d'entrée.

Réseau de transport optique :

  • Débit binaire constant (CBR) 25/50 GE en option avec encodage et brouillage des bits TX et RX PCS66 désactivés
  • CBR 25/50GE en option avec fonctionnalités MAC et PCS 66 bits complètes

Interface système utilisateur :

  • Interface de gestion Avalon® Memory-Mapped (à mémoire mappée) (Avalon-MM) pour accéder aux registres de contrôle et d'état du cœur de PI.
  • L'interface du chemin de données Avalon-ST connecte le MAC à la logique du client avec le début de la trame dans l'octet le plus significatif (MSB) dans les variations MAC+PCS. L'interface pour les variantes 100 GBASE-R4 comporte 512 bits, afin de garantir le débit de données malgré cet alignement SOP de l'interface client RX et l'option de passage du préambule RX et TX.
  • L'interface de chemin de données MII connecte le PCS à la logique client dans des variations PCS uniquement. Interface pour 100 GBASE-variations-R4 a 256 bits
  • Contrôle de la réinitialisation du matériel et du logiciel.
  • Prend en charge l'Ethernet synchrone (Sync-E) en fournissant un signal de sortie de récupération des données d'horloge (CDR) à la structure de l'appareil.

Débogage et testabilité :

  • Bouclage PMA série en option (TX vers RX) au niveau de l'émetteur-récepteur de série pour les tests d'auto-diagnostic
  • Bouclage parallèle en option (TX vers RX) au MAC ou au PCS pour les tests d'auto-diagnostic
  • Compteurs d'erreurs de parité à bits entrelacés pour surveiller les erreurs de bits par voie PCS
  • Compteurs de blocs d'erreurs RX PCS pour surveiller les erreurs pendant et entre les trames
  • Compteurs de paquets mal formés et abandonnés
  • Détection de taux d'erreur sur les bits (BER) élevé pour surveiller les taux d'erreur sur les bits de liaison sur toutes les voies PCS
  • Génération et vérification de modèles de tests inactifs en option
  • Fonction d'instantanéité pour la capture précise des valeurs des compteurs statistiques
  • La capacité d'insertion d'erreur TX prend en charge le test et le débogage
  • Accès facultatif au point de terminaison hôte de débogage Intel® FPGA (ADME) pour le débogage ou la surveillance de l'intégrité du signal PHY

Infos de commande

Code de commande

IP-ETH-HTILEHIP : PI matérielle Ethernet de base H-Tile

IP-ETH-HTILEKRCR : Pour l'activation KR/CR
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Mesures de qualité de PI

Basique

Année de première publication de PI

2017

Première version du logiciel Intel Quartus Prime prise en charge

16.1

État

Production

Livrables

Les livrables du client comprennent les éléments suivants :

Fichier de conception (code source crypté ou netlist post-synthèse)

Simulation model for ModelSim* - Édition FPGA Intel

Contraintes de synchronisation et de topologie

Documentation avec contrôle de révision

Fichier Readme

O

Tout autre livrable du client fourni avec la PI

—

GUI de paramétrage permettant à l'utilisateur final de configurer la PI

O

Le cœur de PI est activé pour la prise en charge d'Intel FPGA IP Evaluation Mode

O

Langue source

Verilog

Langue du banc d'essai

—

Pilotes logiciels fournis

N

Assistance SE du pilote

—

Déploiement

Interface utilisateur

Avalon-ST (Datapath), Avalon-MM (Gestion)

Métadonnées IP-XACT

N

Vérification

Simulateurs pris en charge

Mentor Graphics*, Synopsys*, Cadence*

Matériel validé

Intel Stratix 10 FPGA

Tests de conformité aux normes de l'industrie effectués

N

Si oui, quel(s) test(s)?

—

Si oui, sur quel(s) dispositif(s) FPGA Intel?

—

Si oui, date réalisée

—

Si non, est-ce prévu?

O

Interopérabilité

La PI a subi des tests d'interopérabilité

O

Si oui, sur quel(s) dispositif(s) FPGA Intel?

FPGA Intel Stratix 10 MX

Rapports d'interopérabilité disponibles

N
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Autres ressources

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Assistance technique

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