EMIF DDR4 Intel® FPGA IP

Par rapport à la DDR3, la DDR4 offre des performances plus élevées, une plus grande densité, une consommation plus faible et davantage de fonctions de contrôle. Intel FPGA DDR4 EMIF IP offre des solutions pour les besoins de mémoire de calcul élevés pour les systèmes client et de centre de données.

EMIF DDR4 Intel® FPGA IP

Fonctionnalités

Composants

FPGA Intel Agilex SOC

FPGA Intel Stratix 10 SOC

Contrôleur et PHY

  • Difficile
  • Difficile

Format de la mémoire et largeur maximale des données

  • Jusqu'à 72 bits au format Discret et DIMM multi-rangs
  • Jusqu'à 72 bits au format Discret et DIMM multi-rangs
  • Prend en charge le PHY ping-pong

Fréquence d'horloge de la logique utilisateur

  • Quart de taux
  • Quart de taux
  • Demi-taux

ECC

  • Code ECC souple 8 bits avec correction d'erreur simple, détection d'erreur double (SECDED)
  • ECC est basé sur le schéma de codage de Hamming
  • Code ECC souple 8 bits avec correction d'erreur simple, détection d'erreur double (SECDED)
  • ECC est basé sur le schéma de codage de Hamming

Fonctionnalités du contrôleur

  • Politique de la page ouverte
  • Latence additive
  • Réorganisation des données
  • Gestion bancaire pré-emptive
  • Entrelacement bancaire
  • Compteur d'insuffisance de ressources
  • Politique de la page ouverte
  • Latence additive
  • Réorganisation des données
  • Gestion bancaire pré-emptive
  • Entrelacement bancaire
  • Compteur d'insuffisance de ressources

Exemple de conception pour simuler et valider l'IP

Prise en charge PHY uniquement

Prise en charge IP-XACT

Spécifications

Périphérique de mémoire

Intel Agilex

Intel Stratix 10

Intel Arria 10

DDR4

3200 MT/s

2 666 MT/s

2 400 MT/s

Mesures de qualité de l'IP

Basique

Année de la première publication de l'IP

2004

Dernière version du logiciel Intel® Quartus® Prime prise en charge

21,3

État

Production

Livrables

Les livrables du client comprennent les éléments suivants :

    Fichier de conception (code source crypté ou netlist post-synthèse)

    Fichiers de simulation

    Contraintes de synchronisation et de topologie

    Documentation avec contrôle de révision

O pour tous

Tout autre livrable du client fourni avec l'IP

Banc d'essai et exemples de conception

GUI de paramétrage permettant à l'utilisateur final de configurer l'IP

Y

Le cœur IP est activé pour la prise en charge du mode d'évaluation Intel FPGA IP

Y

Langue source

Verilog/Système Verilog

Langue Testbench

Verilog/VHDL

Pilotes logiciels fournis

N

Assistance SE du pilote

Déploiement

Interface utilisateur

Interface mappée mémoire Avalon®

Métadonnées IP-XACT

Y

Vérification

Simulateurs pris en charge

Questasim, NCSim, VCS, Xcelium

Matériel validé

Intel Agilex, Stratix 10, Arria 10

Tests de conformité aux normes de l'industrie effectués

Si oui, quel(s) test(s) ?

Si oui, sur quel(s) périphérique(s) Intel FPGA ?

Si oui, date réalisée

Si non, est-ce prévu ?

Interopérabilité

IP a subi des tests d'interopérabilité

Si oui, sur quel(s) périphérique(s) Intel FPGA

Rapports d'interopérabilité disponibles