FPGA Intel® Stratix® 10 et FPGA SoC

Les FPGA et SoC Intel® Stratix® 10 offrent des avantages innovants en termes de performances, d'efficacité énergétique, de densité et d'intégration système. Doté de l'architecture révolutionnaire FPGA Intel® Hyperflex™ et construit en combinant la technologie brevetée Intel® Embedded Multi-Die Interconnect Bridge (EMIB), le bus d'interface avancée (AIB) et un portefeuille croissant de chiplets, les appareils Intel® Stratix® 10 offrent jusqu'à deux fois plus de performances par rapport aux FPGA hautes performances de la génération précédente.1

Voir aussi : logiciels de conception, boutique de conception, téléchargements, communauté et assistance des FPGA Intel® Stratix® 10

FPGA Intel® Stratix® 10 et FPGA SoC

Architecture FPGA Intel® Hyperflex™

Pour relever les défis posés par les systèmes de nouvelle génération, les FPGA et SoC Intel® Stratix® 10 sont dotés de la nouvelle architecture FPGA Intel® Hyperflex™ qui offre des performances de fréquence d'horloge deux fois supérieures et consomme jusqu'à 70 % d'énergie en moins par rapport à la génération précédente de FPGA.2

L'architecture FPGA Intel® Hyperflex™ introduit des registres contournables supplémentaires partout dans la structure FPGA. Ces registres supplémentaires, appelés hyper-registres, sont disponibles sur chaque segment de routage d'interconnexion et aux entrées de tous les blocs fonctionnels. Les hyper-registres permettent trois techniques de conception clés pour atteindre l'augmentation des performances du cœur par 2 :

  • Hyper-Retiming à grain fin pour éliminer les chemins critiques.
  • Hyper-Pipelining sans latence pour éliminer les retards de routage.
  • Hyper-optimisation flexible pour obtenir les meilleures performances.

Lorsque vous utilisez ces techniques dans votre conception, les outils de conception Hyper-Aware utilisent automatiquement les Hyper-Registres pour atteindre une fréquence d'horloge centrale maximale.

Intégration système 3D hétérogène dans le package

Mélange des fonctionnalités et des nœuds de processus

L'intégration SiP 3D hétérogène offre un certain nombre d'avantages majeurs au niveau du système, notamment :

En savoir plus sur l'intégration SiP 3D hétérogène

Téléchargez ce livre blanc pour en savoir plus sur la manière dont les FPGA et les FPGA SoC Intel® Stratix® 10 tirent parti de l'intégration SiP 3D hétérogène pour offrir des performances, une puissance et des percées en matière de facteur de forme tout en offrant une évolutivité et une flexibilité accrues. En outre, découvrez comment la technologie Intel EMIB offre une solution supérieure pour l'intégration multi-puces.

Technologie de conditionnement Intel EMIB pour les appareils Intel® Stratix® 10

La technologie brevetée Embedded Multi-Die Interconnect Bridge (EMIB) d'Intel permet une intégration efficace dans le boîtier des composants critiques du système, tels que l'analogique, la mémoire, les ASIC, le processeur, etc. La technologie EMIB offre un flux de fabrication plus simple, par rapport aux autres technologies d'intégration intégrées. De plus, grâce à EMIB, il n'est plus nécessaire d'utiliser des vias en silicium (TSV) et du silicium d'interposition spécialisé, ce qui permet d'obtenir une solution qui offre des performances plus élevées, moins de complexité et une intégrité supérieure du signal et de l'alimentation. EMIB utilise une petite puce de silicium intégrée dans le substrat pour fournir une interconnexion ultra-haute densité entre les puces. L'assemblage standard Flip Chip connecte l'alimentation et les signaux de l'utilisateur de la puce aux boules d'emballage. Cette approche minimise les interférences dues au bruit de commutation du noyau et à la diaphonie pour offrir une intégrité supérieure du signal et de l'alimentation.

Pour plus de détails sur la mise en œuvre spécifique de cette technologie sur la future famille d'appareils Intel® Stratix® 10, consultez la section Émetteurs-récepteurs.

Émetteurs-récepteurs

Fonctionnalités

Variantes de tuiles d'émetteur-récepteur

Tuile en L (17,4 G)

PCIe* Gen3x16

Tuile H (28,3 G)

PCIe* Gen3x16

Tuile E (30G/58G)

4x100GE

Tuile P (16G)
Intel® UPI (Ultra Path Interconnect)

ou
PCIe* Gen4x16

Variantes de périphérique Intel® Stratix® 10 GX, SX GX, SX, TX, MX TX, MX DX
Nombre maximal d'émetteurs-récepteurs par tuile* 24 24 24 20
Débits de données puce à puce maximum (NRZ/PAM4) 17,4 Gbps 28,3 Gbps 28,9 Gbit/s /57,8 Gbit/s 16 GT/s
Débits de données maximum du fond de panier (NRZ/PAM4) 12,5 Gbps 28,3 Gbps 28,9 Gbit/s /57,8 Gbit/s 16 GT/s
Perte d'insertion au débit de données maximal Jusqu'à 18 dB Jusqu'à 30 dB Jusqu'à 35 dB Reportez-vous aux spécifications et conditions PCIe* Gen4 et UPI
IP dur

PCIe* Gen1, 2 et 3 avec prise en charge des voies x1, x4, x8 et x16

Code d'incendie 10G FEC IP dur

PCIe* Gen1, 2 et 3 avec voies x1, x4, x8 et x16

SR-IOV avec

4 fonctions physiques et

Fonctions virtuelles 2K

Code d'incendie 10G FEC IP dur

MAC 10/25/100 GbE avec RS-FEC et KP-FEC Intel® UPI (Ultra Path Interconnect)
PCIe* Gen1, 2 et 3 avec voies x1, x4, x8 et x16
SR-IOV avec
8 fonctions physiques
2048 fonctions virtuelles
Prise en charge de la bifurcation des ports pour le point de terminaison 2x8 ou le port racine 4x4
Fonctionnalités de contournement de la couche de transaction (TL)
Configuration via l'initialisation du protocole (CvP)
Mode autonome
VirtIO
IOV évolutif
Mémoire virtuelle partagée
*Veuillez vous reporter aux tableaux de produits des appareils Intel® Stratix® 10 pour connaître le nombre exact d'émetteurs-récepteurs disponibles dans une combinaison d'appareils et de packages.

Interconnexion avec les processeurs, les ASIC et les ASSP

Ciblant les applications d'accélération hautes performances, de plus en plus utilisées sur les marchés des centres de données, des réseaux, du cloud computing et des tests et mesures, les FPGA Intel® Stratix® 10 DX disposent de blocs de propriété intellectuelle matériels et logiciels prenant en charge les interfaces UPI et PCIe* Gen4.

Une interface cohérente à faible latence et hautes performances est obtenue lors de la connexion du FPGA à certains processeurs évolutifs Intel® Xeon® via Intel® Ultra Path Interconnect (Intel® UPI), tandis que l'interface non cohérente tire parti de n'importe quel appareil PCI Express* (PCIe* ) Gen4 compatible.

Caractéristiques détaillées de la solution d'interconnexion Intel® Stratix® 10 FPGA et SoC :

  • Blocs de propriété intellectuelle Intel UPI durs dans les appareils Intel® Stratix® 10, prenant en charge l'agent de cache et l'IP logicielle de l'agent domestique.
  • Blocs de propriété intellectuelle durs PCI Express Gen4 x16, avec des fonctionnalités telles que les modes de bifurcation de point de terminaison et de port racine, prise en charge de la virtualisation pour la virtualisation d'E/S à racine unique (SR-IOV), périphérique d'E/S virtuel (VIRTIO), Intel® Scalable I/ O Virtualisation (Intel® Scalable IOV) et mode de contournement de la couche transactionnelle.

Interfaces de mémoire externe

Les périphériques Intel® Stratix® 10 prennent en charge l'interface mémoire, notamment les interfaces série et parallèle.

Interfaces mémoire externes

Les appareils Intel® Stratix® 10 offrent une prise en charge de la mémoire parallèle jusqu'à 2 666 Mbit/s pour la SDRAM DDR4 ainsi que d'une large gamme d'autres protocoles indiqués ci-dessous.

  • Le contrôleur de mémoire dure offre des performances élevées à faible consommation, notamment la prise en charge de :
    • DDR4
    • DDR3 / DDR3L.
    • LPDDR3.
  • La prise en charge des contrôleurs logiciels offre la flexibilité nécessaire pour prendre en charge une large gamme de normes d'interface mémoire, notamment :
    • RLDRAM 3.
    • QDR II+ / QDR II + Xtreme / QDR IV.
    • Sélectionnez la mémoire persistante Intel® Optane™ DC.

traitement numérique du signal

Avec les appareils Intel® Stratix® 10, les conceptions de traitement numérique du signal (DSP) peuvent atteindre jusqu'à 10 téra d'opérations en virgule flottante par seconde (TFLOPS) d'opérations en virgule flottante simple précision IEEE 754. Ce degré sans précédent de débit de calcul est rendu possible par un opérateur à virgule flottante renforcé dans chaque bloc DSP. Il a été initialement introduit dans la famille d'appareils Intel® Arria® 10 et il est désormais étendu pour offrir un débit d'un ordre de grandeur supérieur dans les FPGA et SoC Intel® Stratix® 10. Lisez le document d' information Intel® Stratix® 10 FPGA et SoC DSP.

Bloc DSP d'appareil Intel® Stratix® 10

Bloc tenseur IA

À l'aide du FPGA Intel® Stratix® 10 NX, les conceptions d'accélération AI peuvent atteindre jusqu'à 143 INT8/bloc virgule flottante 16 (bloc FP16) TOPS/TFLOPS à ~1 TOPS/W ou 286 INT4/bloc virgule flottante 12 (bloc FP12) TOPS/ TFLOPS à ~2 TOPS/W.3 Ce débit de calcul est rendu possible par un nouveau type de bloc de calcul optimisé pour l'IA appelé AI Tensor Block. L'architecture du bloc AI Tensor contient trois unités de produit scalaire, chacune ayant dix multiplicateurs et dix accumulateurs, pour un total de 30 multiplicateurs et 30 accumulateurs dans chaque bloc. Le bloc de capteur IA est réglé pour les multiplications matrice-matrice ou vecteur-matrice courantes utilisées dans les calculs d'IA, avec des capacités conçues pour fonctionner efficacement pour les petites et les grandes tailles de matrice.

Les FPGA et SoC Intel® Stratix® 10 garantissent une fiabilité élevée et offrent des capacités d'atténuation SEU.

  • Détection SEU avancée (ASD).
    • Traitement de la sensibilité.
    • Balisage hiérarchique.
  • Injection d’erreurs.
    • Utilisez-le pour caractériser et améliorer vos conceptions.

Outils de développement Intel® Stratix® 10 SoC

La suite de développement intégrée Intel® SoC FPGA (SoC EDS) avec ARM* Development Studio* 5 (DS-5*) prend en charge les SoC Intel® Stratix® 10, offrant un débogage hétérogène, un profilage et une visualisation de la puce entière. Le SoC EDS unifie toutes les informations de débogage logiciel des domaines CPU et FPGA et les présente de manière organisée dans l'interface utilisateur DS-5 standard. La boîte à outils offre aux utilisateurs un niveau sans précédent de visibilité et de contrôle du débogage qui offre des gains de productivité substantiels.

Pour en savoir plus, rendez-vous sur la page SoC Intel® Stratix® 10.

Infos sur le produit et ses performances

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Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.co.fr/benchmarks.

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Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.com/benchmarks.

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Basé sur des estimations internes d'Intel.
Les tests mesurent les performances de composants dans un test particulier, dans des systèmes spécifiques. Toute différence matérielle, logicielle ou de la configuration risque d'avoir une incidence sur les performances réelle. Consultez d'autres sources d'information pour évaluer les performances alors que vous considérez un achat. Pour en savoir plus sur les performances et les résultats des bancs d'essai, rendez-vous sur www.intel.com/benchmarks.
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