Émetteurs-récepteurs Stratix® IV GX : PCS

Les FPGA Stratix® IV GX comprennent des fonctionnalités numériques spécifiques pour assurer la conformité de la sous-couche de codage physique (PCS) pour un certain nombre de protocoles clés utilisés dans les applications de fond de panier, de carte de ligne et de puce à puce. Ces blocs numériques sont optimisés pour une prise en charge améliorée des protocoles, réduisant ainsi la quantité de ressources requises dans l'appareil pour mettre en œuvre la couche physique du protocole tout en conservant une solution à faible consommation d'énergie. Les blocs, lorsqu'ils sont combinés à des conceptions de propriété intellectuelle (IP) et de référence spécifiques, peuvent fournir une solution de protocole complète, simplifiant à la fois des conceptions potentiellement complexes et réduisant les risques liés au projet. Le tableau 1 présente les principaux protocoles pris en charge par les FPGA Stratix® IV GX.

1. Débit de données obtenu par suréchantillonnage.
2. Prise en charge GMII pour Gigabit Ethernet uniquement.
3. XGMII dispose d'une interface SDR au lieu d'une interface DDR.
4. L'IP dur n'est pas utilisé. Lorsqu'elle est utilisée, l'interface PCS vers IP dur a une largeur de 8 bits pour Gen1 et Gen2.

Chaque bloc de l'émetteur-récepteur est hautement configurable pour prendre en charge à la fois les protocoles standard du secteur et les protocoles propriétaires du client. La mise en œuvre de l'émetteur-récepteur est simplifiée dans l'outil de développement Intel® Quartus® Prime . L'outil configure automatiquement le bloc PCS de l'émetteur-récepteur pour prendre en charge le protocole sélectionné, accélérant la mise en œuvre et réduisant les risques de conception. Le logiciel Intel Quartus Prime fournit également des modes de configuration de base pour les protocoles propriétaires et non standard.

Auto-test intégré (BIST)

Le BIST offre un puissant ensemble de capacités de diagnostic à l'émetteur-récepteur. Il comprend un générateur de motifs et un vérificateur pour les séquences binaires pseudo-aléatoires (PRBS) et autres. Le BIST dispose également de quatre configurations de bouclage qui peuvent être utilisées pour les diagnostics du système, permettant d'interroger l'attachement de support physique (PMA), du PCS ou des couches PMA et PCS de l'émetteur-récepteur dans le FPGA.

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