Présentation de l'émetteur-récepteur : FPGA Stratix® IV

Les FPGA Stratix® IV GT et Stratix® GX avec émetteurs-récepteurs intégrés offrent des niveaux révolutionnaires de bande passante système et d'efficacité énergétique pour les applications haut de gamme, vous permettant d'innover sans compromis. Les émetteurs-récepteurs sont basés sur la technologie 40 nm et incluent un certain nombre de fonctionnalités qui garantissent d'excellentes performances de gigue combinées à une intégrité de signal supérieure pour les applications de fond de panier et de puce à puce. S'appuyant sur le succès des émetteurs-récepteurs Stratix® II GX, les émetteurs-récepteurs Stratix® IV GT FPGA et Stratix® IV GX FPGA prennent en charge les normes émergentes et les protocoles série propriétaires. Les émetteurs-récepteurs comprennent plusieurs blocs numériques que vous pouvez configurer pour simplifier la mise en œuvre de ces protocoles.

Principales caractéristiques de l'émetteur-récepteur

  • Jusqu'à 24 émetteurs-récepteurs prenant en charge 9,95 à 11,3 Gbit/s, plus 24 émetteurs-récepteurs supplémentaires prenant en charge 2,5 à 6,375 et 2,5 à 8,5 Gbit/s dans les FPGA Stratix® IV GT
  • Jusqu'à 32 émetteurs-récepteurs avec récupération de données d'horloge (CDR), prenant en charge des débits de données de 600 Mbit/s à 8,5 Gbit/s, plus jusqu'à 16 émetteurs-récepteurs supplémentaires avec CDR, prenant en charge des débits de données de 600 Mbit/s à 6,5 Gbit/s dans les FPGA Stratix® IV GX
  • Tension de sortie différentielle (VOD) dynamiquement programmable et paramètres de préaccentuation pour une meilleure intégrité du signal
  • Égalisation du récepteur à 4 étapes contrôlée par l'utilisateur ou adaptative avec jusqu'à 17 dB de gain pour compenser les pertes dépendant de la fréquence dans le support physique
  • Prise en charge des normes série basées sur CDR, notamment 40/100G IEEE 802.3ba Ethernet, PCI Express, Serial RapidIO*, Gigabit Ethernet (GbE), XAUI/HiGig, le Optical Internetworking Forum (OIF) CEI-6G, Interlaken, SFI-5, GPON, SONET, CPRI, OBSAI, Fibre Channel, HyperTransport*, SDI et Intel® FPGA SerialLite II
  • Prise en charge des modes de base simple largeur et double largeur pour implémenter des protocoles personnalisés
  • Mise hors tension individuelle de l'émetteur et du récepteur pour réduire la consommation d'énergie en cas de non-fonctionnement
  • Résistances de terminaison sur puce sélectionnables pour une meilleure intégrité du signal sur une variété de supports de transmission
  • L'interface émetteur-récepteur programmable vers FPGA prend en charge le transfert de données de 8, 10, 16, 20, 32 et 40 bits
  • Indicateur de perte de signal du récepteur
  • Auto-test intégré (BIST)
  • Intégrité du signal Plug & Play avec circuit de protection d'insertion/retrait à chaud
  • Reconfiguration dynamique de l'émetteur-récepteur pour prendre en charge plusieurs protocoles et débits de données sur le même canal sans reprogrammer le FPGA
  • Chaque émetteur a deux entrées de boucle à verrouillage de phase (PLL) et des diviseurs d'horloge indépendants pour permettre différentes fréquences d'horloge pour chaque canal
  • Inversion de polarité générique pour les modes de base et inversion de polarité spécifiquement pour PCI Express
  • Matcher de taux, détecteur de modèle et aligneur de mots avec modèles programmables
  • Circuits dédiés compatibles avec l'interface physique pour PCI Express (PIPE), XAUI et GbE
  • L'interface PIPE se connecte directement à la propriété intellectuelle matérielle (IP) PCI Express Gen1 (2,5 Gbit/s) et Gen2 (5,0 Gbit/s) intégrée ou à l'IP logicielle
  • Ordre des octets intégré pour qu'une trame ou un paquet commence toujours dans une voie d'octets connue
  • L'encodeur/décodeur 8B/10B effectue un codage 8 bits à 10 bits et un décodage 10 bits à 8 bits
  • Le tampon FIFO de correspondance de débit du récepteur resynchronise les données reçues avec l'horloge de référence locale
  • Le tampon FIFO à compensation de phase effectue la traduction du domaine d'horloge entre le bloc émetteur-récepteur et le réseau logique

Diagramme de bloc

La figure 1 montre le schéma fonctionnel des émetteurs-récepteurs FPGA Stratix® IV GX, à la fois l'attachement au support physique (PMA) et la sous-couche de codage physique (PCS). Les blocs au sein du PCS peuvent être contournés, en fonction de vos besoins.

Figure 1. Émetteurs-récepteurs Stratix® IV GX FPGA, PMA et schéma fonctionnel PCS.

Les émetteurs-récepteurs Stratix® IV incluent des circuits dédiés pour mettre en œuvre des protocoles standard et propriétaires fonctionnant entre 600 Mbit/s et 8,5 Gbit/s dans la variante Stratix® IV GX et entre 2,5 et 11,3 Gbit/s dans la variante Stratix® IV GT. Les émetteurs-récepteurs sont également capables de prendre en charge des débits de données aussi bas que 270 Mbit/s en utilisant le suréchantillonnage, ce qui est important lors de la prise en charge des protocoles hérités et des protocoles avec plusieurs débits de données. Lorsqu'ils sont complétés par Intel FPGA IP, les émetteurs-récepteurs Stratix® IV GT FPGA et Stratix® IV GX FPGA offrent une solution complète et à faible risque pour la mise en œuvre de protocoles série.