PLL fractionnaires
Les boucles à verrouillage de phase fractionnaire (fPLL) offrent toutes les fonctionnalités disponibles dans les PLL Intel® FPGA de la génération précédente. Vous pouvez trouver des fPLL dans les appareils Intel FPGA 28 nm, y compris les FPGA Stratix® V, Arria® V et Cyclone® V. Les nouvelles capacités sont présentées dans le tableau 1.
Tableau 1 : nouvelles capacités offertes par les fPLL
Description des fonctionnalités |
fPLL dans les FPGA 28 nm |
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Synthèse de fréquence fractionnaire de précision |
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Remplacement des VCXO |
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Remplacement des oscillateurs d'horloge de référence |
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L'émetteur-récepteur transmet le PLL |
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Synthèse de fréquence fractionnaire de précision
Une innovation majeure dans nos appareils 28 nm est l'intégration des fPLL dans l'architecture de l'appareil. Toutes les PLL à usage général sont implémentées en tant que fPLL, capables de synthèse de fréquence fractionnaire avancée, ainsi que de multiplication M/N standard. Selon la densité de l'appareil, jusqu'à 32 fPLL sont disponibles pour une utilisation générale. La figure 1 fournit un schéma fonctionnel de la fPLL.
Figure 1 : fPLL fractionnée Delta-Sigma
Pour implémenter une fPLL, le modulateur delta-sigma est activé. Cela permet au diviseur de rétroaction M de prendre des valeurs fractionnaires, ce qui permet une synthèse de fréquence de précision. Lorsqu'elles sont utilisées comme PLL M/N standard, les valeurs M et N sont des nombres entiers et le modulateur delta-sigma est désactivé.
Remplacement des oscillateurs à cristal à tension contrôlée
Les applications de transpondeur (muxpondeur) de multiplexage de réseau de transport optique (OTN) nécessitent généralement des VCXO coûteux qui synthétisent les différentes fréquences client à partir des informations intégrées dans le flux de données agrégé. Les fPLL sont conçues pour remplacer ces VCXO, offrant une solution rentable et hautement intégrée. Comme le montre la figure 2, les informations de fréquence client dans le flux de données agrégé sont utilisées pour contrôler les modulateurs delta-sigma dans les fPLL, permettant une synthèse précise des fréquences de débit de ligne client requises.
Figure 2 : utilisation des fPLL Delta-Sigma dans les transpondeurs multiplexeurs OTN (Stratix® V)
Remplacement des oscillateurs d'horloge de référence
Les systèmes qui incluent des protocoles de communication série nécessitent des sources d'horloge de référence de précision aux deux extrémités de la liaison série. En règle générale, ces horloges de référence sont générées à l'aide de plusieurs oscillateurs à cristal sur la carte de circuit imprimé. Dans nos FPGA de 28 nm, la capacité de synthèse de fréquence de précision des fPLL peut être utilisée pour remplacer les oscillateurs d'horloge de référence. La figure 3 montre une application utilisant un FPGA Stratix® V, où plusieurs références de fréquence au niveau de la carte (OSC_1 à OSC_n) peuvent être remplacées par une seule référence de fréquence (OSC) et plusieurs fPLL sur puce qui synthétisent les fréquences d'horloge de référence requises.
Figure 3 : utilisation des fPLL Delta-Sigma pour synthétiser des horloges de référence de précision
PLL de transmission d'émetteur-récepteur
À des débits allant jusqu'à 3,75 Gbit/s, les fPLL peuvent être utilisées directement comme PLL de transmission d'émetteur-récepteur. Cela augmente le nombre total de PLL de transmission disponibles dans chaque appareil. À des débits de données supérieurs à 3,75 Gbit/s, les fPLL peuvent être utilisées pour synthétiser les horloges de référence qui sont ensuite appliquées, via la cascade de PLL, aux PLL de transmission à grande vitesse.