L’Analyseur de synchronisation est un analyseur statique de synchronisation à force ASIC qui prend en charge le format synopsys® design constraints (SDC) standard de l’industrie. Cette page fournit des liens vers des ressources sur lesquelles vous pouvez en savoir plus sur l’analyseur de synchronisation.
Pour obtenir une brève présentation de l’analyseur de synchronisation, reportez-vous à la section Analyseur de synchronisation sur la page de fonctionnalités du produit Vérification et niveau carte.
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Ressources pour l’analyseur de synchronisation
Le Tableau 1 fournit des liens vers la documentation disponible sur l’analyseur de synchronisation.
Tableau 1. Documentation de l’analyseur de synchronisation
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AN775 : Directives de génération d’informations sur le timing des E/S › | Cette Note d’application présente des techniques permettant de générer des informations sur la synchronisation des E/S pour un périphérique donné à l’aide du logiciel Intel® Quartus® Prime. |
Analyseur de synchronisation (PDF) › (Édition Pro) |
L’analyseur de synchronisation Prime Pro Edition Intel® Quartus® utiliser un méthodologie d’analyse et de contrainte standard pour rendre compte de tous les temps de données requis, des temps d’arrivée des données et des temps d’arrivée de l’horloge pour les chemins de réinitialisation’s inscrire, E/S et asynchrones de votre conception. |
Analyseur de synchronisation (PDF) › (Édition Standard) |
L’analyseur de synchronisation Prime Standard Edition Intel® Quartus® utiliser une méthodologie d’analyse et de contrainte standard pour rendre compte de tous les temps de données requis, des temps d’arrivée des données et des temps d’arrivée de l’horloge pour les chemins de réinitialisation’s inscrire, E/S et asynchrones de votre conception. |
Appliquer moins exceptions au multicycle dans l’analyseur de synchronisation (PDF) › | L’application de commentaire de la note d’application les exceptions au multicycle dans l’Analyseur de synchronisation. |
Analyseur de synchronisation Quartus Prime (Pdf) › | Ce guide de conception fournit divers exemples de conception et modèles montrant comment appliquer les contraintes de synchronisation à divers circuits de conception. |
Tutoriel sur le démarrage rapide de l’analyseur de synchronisation (PDF) › | Ce didacticiel fournit une introduction rapide à l’analyseur de synchronisation. |
Manuel de référence de l’API de la SDC et de l’analyseur de synchronisation (PDF) › | Ce manuel de référence fournit une liste de toutes les commandes SDC prises en charge par l’analyseur de synchronisation, ainsi que l’API Tcl (Tool Command Language) complète. |
AN 471 : analyse de la PLL FPGA hautes performances avec l’analyseur de synchronisation (PDF) › | La note d’application décrit analyse et limite les boucles à phases verrouillées (PLL) à l’aide de l’Analyseur de synchronisation. |
Livre blanc xilinx Trace (PDF) sur l’exécution d’une analyse de synchronisation équivalente entre Altera Timing Analyzer et Xilinx Trace › | Ce livre blanc montre comment réaliser une analyse de synchronisation statique équivalente entre l'analyseur de synchronisation de Altera et la trace de Xilinx. |
Analyseur d’horloge et de synchronisation › | Fournit des informations détaillées sur l’analyse de l’horloge, y compris la dérivation d’équations pour l’analyse du timing. |
Exceptions à l’analyseur de synchronisation › | Donne une vue d’ensemble des exceptions de la DSD Analyseur de synchronisation et de leur priorité. |
Collections d’analyseurs de synchronisation › | Répernumère toutes les collections prises en charge (une partie essentielle de l’analyseur de synchronisation). |
Analyseur de synchronisation GUI › | Vous familiarisez avec la GUI De l’analyseur de synchronisation et ses fonctionnalités. |
Le Tableau 2 fournit des liens vers les formations et démonstrations disponibles sur l’analyseur de synchronisation.
Tableau 2. Formation et démonstrations de l’analyseur de synchronisation
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Analyseur de synchronisation (anglais) › (Cours en ligne) |
Vous utiliserez l'outil d'analyseur statique de synchronisation Analyseur de synchronisation dans le logiciel Quartus® II pour vérifier les performances d'un FPGA ou d'un ASIC HardCopy®. Vous créerez également des contraintes de synchronisation (c.-à-d. des affectations) à l’aide de l’analyseur Timing Analyzer. Vous utiliserez des SDC pris en charge et générerez des rapports de synchronisation à partir de l’interface utilisateur de l’analyseur de synchronisation et de fichiers script. Il agit d’un cours en ligne de 1,5 heure. |
Limiter les interfaces synchrones source › (Cours en ligne) |
Cette formation vous montre comment limiter et analyser les interfaces mono-synchrones de la source de données avec l’analyseur de synchronisation Timing Analyzer dans le logiciel Quartus® II. Vous découvrirez les avantages des interfaces synchrones source par rapport aux interfaces système d’horloge communes. Vous pourrez écrire les contraintes SDC pour limiter les entrées et sorties à taux de données uniques synchrones à la source. Vous apprendrez également à utiliser l’analyseur de synchronisation Analyseur de synchronisation pour signaler et analyser la synchronisation des sorties et des entrées synchrones source. Il agit d’un cours en ligne de 1 heure. |
Limiter les interfaces synchrones à double débit de la source de données › (Cours en ligne) |
Cette formation fournit une introduction aux interfaces à double débit de données et à certains des défis liés à leur limitation. Vous découvrirez les contraintes d’horloge, les contraintes de données et les exceptions de synchronisation pour les interfaces DDR d’entrée et de sortie. Enfin, vous apprendrez comment analyser le timing de l’interface synchrone source DDR avec l’analyseur de synchronisation Timing Analyzer. Il agit d’un cours en ligne de 30 minutes. |
La série de conception de logiciels Quartus II : Base › (Cours animé par un instructeur) |
Commentaire Vous apprendrez utiliser le logiciel Quartus II pour développer un FPGA ou un CPLD. Vous créerez un nouveau projet, entrez dans les fichiers de conception nouveaux ou existants, compilez dans votre FPGA cible ou CPLD, et configurez votre périphérique à l’aide du programmeur Quartus II pour voir la conception fonctionner dans le système. Vous entrerez également dans les contraintes de synchronisation internes et E/S de base et analysez une conception pour ces contraintes de synchronisation à l’aide de l’Analyseur de synchronisation, l’analyseur de synchronisation dans le logiciel Quartus II. Il’s agit d’un cours de 8 heures animé par un instructeur. |
La série de conception de logiciels Quartus II : analyse du timing › (Cours animé par un instructeur) |
Vous apprendrez les fonctionnalités avancées du logiciel Quartus II qui vous permettront de vérifier votre conception FPGA. Vous apprendrez à limiter et à analyser une conception en matière de synchronisation, notamment en comprenant FPGA paramètres de synchronisation, en écrivant des fichiers SDC, en générant divers rapports de synchronisation dans l’analyseur de synchronisation Analyzer, et en application ces connaissances à une conception FPGA. Vous estimerez également la consommation électrique FPGA à l’aide des outils logiciels Quartus II et des outils de simulation EDA. Il’s agit d’un cours de 8 heures animé par un instructeur. |