Verilog HDL : arbre d’extension binaire

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Cet exemple décrit un arbre d’adder binaire 16 bits dans Verilog HDL. Pour les appareils dotés de tableaux de consultation à 4 entrées dans des éléments logiques (EL), l’utilisation d’une structure d’arbre d’adder binaire peut améliorer considérablement les performances.

Figure 1. Diagramme de haut niveau de l’arbre d’addition binaire.

Téléchargez les fichiers utilisés dans cet exemple :

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Le tableau 1 répernumère les ports de la conception de l’arbre d’adder binaire.

Tableau 1. Liste des ports d’extension binaires de l’arbre

Description du type de nom de port
A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] Entrée Entrées de données 16 bits
Clk Entrée Entrée d’horloge
out[15:0] Sortie Sortie de données 16 bits
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