Verilog HDL : RAM synchrone double horloge

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Cet exemple décrit une mémoire vive 64 bits x 8 bits synchronisée avec différentes adresses de lecture et d’écriture dans Verilog HDL. Les outils de synthèse sont capables de détecter les conceptions de RAM synchrones double horloge dans le code HDL et d’inférer automatiquement la mégafunctions altsyncram ou altdpram, en fonction de l’architecture du périphérique cible.

Figure 1. Schéma haut niveau de la RAM à double horloge synchrone.

Téléchargez les fichiers utilisés dans cet exemple :

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Le tableau 1 répernumère les ports de la conception de la RAM à double horloge synchrone.

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