Verilog HDL : Multiplicateur non signé

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Cet exemple décrit un multiplicateur non signé 8 bits dans Verilog HDL. Les outils de synthèse détectent les multiplicateurs dans le code HDL et inférent lpm_mult fonction.

Figure 1. Schéma de haut niveau multiplicateur non signé.

Tableau 1. Liste des ports multiplicateurs non signés

Nom du port

Type

Description

a[7:0], b[7:0]

Entrée

Entrées de données 8 bits sur l’unité multiplicateur

out[15:0]

Sortie

Sortie multiplicateur 16 bits
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