VHDL : RAM synchrone double horloge

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Cet exemple décrit une MÉMOIRE VIVE 64 bits x 8 bits synchrones avec des adresses de lecture et d’écriture séparées en VHDL. Les outils de synthèse sont capables de détecter les conceptions de LA RAM dans le code HDL et d’inférer automatiquement les mégafunctions altsyncram ou altdpram en fonction de l’architecture du périphérique cible.

Figure 1. Schéma haut niveau de la RAM à double horloge synchrone.

Téléchargez les fichiers utilisés dans cet exemple :

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