Cet exemple décrit une MÉMOIRE VIVE 64 bits x 8 bits synchrones avec des adresses de lecture et d’écriture séparées en VHDL. Les outils de synthèse sont capables de détecter les conceptions de LA RAM dans le code HDL et d’inférer automatiquement les mégafunctions altsyncram ou altdpram en fonction de l’architecture du périphérique cible.
Téléchargez les fichiers utilisés dans cet exemple :
L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example et est soumise.
Tableau 1. Liste des ports RAM synchrones double horloge
Nom du port |
Type |
Description |
---|---|---|
données[7:0] |
Entrée |
Entrée de données 8 bits |
raddr[5:0] |
Entrée |
Entrée d’adresse en lecture 6 bits |
● 5:0 |
Entrée |
Entrée d’adresse 6 bits |
Nous |
Entrée |
Activer l’écriture |
rclk |
Entrée |
Horloge de lecture |
wclk |
Entrée |
Horloge d’écriture |
q[7:0] |
Sortie |
Sortie de données 8 bits |