ID de l'article: 000078654 Type de contenu: Dépannage Dernière révision: 11/09/2012

Guide de l’utilisateur du compilateur PCI Express : problèmes connus

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Problème : 361429 Chapitre 5 « Signaux de bloc de reconfiguration PCI Express – Implémentation de l’IP dure »

La fréquence maximale requise de avs_pcie_reconfig_clk dans PCIe® IP est de 50 MHz. L’utilisation d’une fréquence plus élevée entraîne des violations de la synchronisation de la configuration sur le bus dprioout.

Numéro : 336210 Chapitre 5 « Signaux »

Ignorez la page 5-1 du guide de l’utilisateur PCI Express suivant :

« L’implémentation de la PI dure n’est pas disponible pour les conceptions utilisant l’interface Avalon-MM. »

Problème : 309948 Chapitre 4 « Description fonctionnelle » : section Clocking

Dans la section horloge du document, les configurations suivantes sont discutées :

  • MegaWizardSynchronisation du flux de conception du gestionnaire plug-in - Mise en œuvre de l’IP dure
  • Cadence de flux de conception du gestionnaire de plug-in MegaWizard - Mise en œuvre de l’IP soft
  • Clocking de flux de conception SOPC® Builder - Implémentation soft IP

Il n’y a pas de section pour discuter de l’horloge de flux de conception SOPC Builder - Mise en œuvre de l’IP dure

Les informations contenues dans le « SOPC Builder Design Flow Clocking— Soft IP Implementation » s’appliquent également à la mise en œuvre de la propriété intellectuelle dure.

Problème : 309946 Chapitre 4 « Description fonctionnelle » : section Clocking

Figure 4-23. SOPC Builder — Des domaines d’horloge distincts ne sont pas renseignés.

Ce chiffre doit indiquer deux entrées d’horloge sur le bloc PCI Express Megacore® Avalon® MM. Les deux entrées d’horloge, Ref_clk etlk, sont discutées dans le Tableau 5-39. Signaux d’horloge Avalon-MM, mais ne figurent pas dans la figure 4-23.

Problème : 307753 Chapitre 5 « Signaux » : section interface Avalon-ST

La description du signal rx_st_bardec0 dans le Tableau 5-2. États Rx Datapath 64 ou 128 bits Avalon-ST :

« Les bits BAR décodés pour le TLP. Ils correspondent à la rx_desc de la couche de transaction[135:128]. Ils sont valides au 2e cycle de rx_st_data0. "

Le document est correct pour un chemin de données 64 bits et le descripteur consommera 2 cycles d’horloge.

La déclaration ci-dessus ne s’applique pas à une interface 128 bits. Avec un chemin de   données 128 bits, le descripteur entier ne doit prendre que 1 cycle d’horloge, ce qui fait que le bardec n’est pas valide sur le 2e cycle.

Numéro : 314540 Chapitre 5 « Signaux » : section interface Avalon-ST

Le tableau 5-16 montre qu’un signal de 12 bits (cfg_np_bas[11:0]) est pressé dans un champ de 8 bits. Ces informations sont incorrectes.cfg_np_bas est un signal 12 bits.  Le mappage correct de l’adresse 7 (DW 7) du tableau 5-16 est comme suit :

Bits[31:24] = 0

Bits[23:12] = tl_cfg_ctl[23:12]

Bits[11:0] = cfg_np_lim[11:0]

Problème : 321267 Chapitre 5 « Signaux » : Reset Signals Section

Tableau 5-8. Reset Signals (partie 2 de 2) traite du signal reset_status, mais ne fournit pas de détails sur la façon dont le signal est dérivé.

Le texte suivant sera inclus dans la version 9.1 du Guide de l’utilisateur de Quartus II :

« Le signal reset_status est une fonction de srst et de crst. Lorsque l’un de ces deux signaux s’affirme, reset_status est revendiqué. Lorsque le signal npor s’affirme, reset_status est réinitialiser à zéro. »

Problème : 321274 Chapitre 4 « Description fonctionnelle » : Architecture Section

Les règles relatives à la commande de transactions sont les détaillé dans le Tableau 4-2.

Cette section sera mise à jour avec le texte suivant dans la version 9.1 de Quartus II du guide de l’utilisateur : « La demande MSI est transmise exactement de la même manière que la demande d’écriture de la mémoire PCI Express et ne s’affiche pas en termes de contrôle des flux, de commande et d’intégrité des données ».

Problème : 321277 Chapitre 4 »Description fonctionnelle » Section ECRC

Les informations indiquant comment l’application utilisateur indique qu’une erreur ECRC s’est produite au cœur lorsque le forwarding ECRC est activé ne figure pas dans le guide de l’utilisateur. Les informations suivantes seront ajoutées à la version 9.1 du Guide de l’utilisateur de Quartus II. « Lorsque l’application détecte une erreur ECRC, elle doit envoyer le message ERR_NONFATAL TLP à la fonction PCI Express MegaCore pour signaler l’erreur.

Pour plus d’informations sur la gestion des erreurs, reportez-vous à la signalisation et à la journalisation d’erreurs qui est la section 6.2 de la spécification de base PCI Express, Rév. 2.0. »

Problème : 321281 Chapitre 5 « Signaux » : Reset Signals Section

Informations concernant l’horloge reset_status signal synchrone ne figure pas dans le guide de l’utilisateur. Les informations suivantes seront ajoutées à la version 9.1 du guide de l’utilisateur de Quartus II, « le signal reset_status est synchrone avec le pld_clk. Ainsi, le signal reset_status ne sera décolé qu’une fois que pld_clk sera stable. »

Problème : 321282 Chapitre 5 : Section Signaux de bande de complétion

Les descriptions cpl_err[6.2] incluront les informations mises à jour ci-dessous dans la version 9.1 du guide de l’utilisateur de Quartus II :

cpl_err[2]:Erreur d’éradeur complet. L’application fait valoir ce signal à répondre à une demande postée ou non publiée avec un entérinoir complet (CA) Achèvement. Dans le cas d’une demande non publiée, l’application génère et envoie un paquet d’exécution avec statut de l’ermite complet (CA) au demandeur et affirme ensuite que ce signal d’erreur à la fonction MegaCore. Le MegaCore fonction définit automatiquement les bits d’état d’erreur dans l’espace de configuration inscrivez et envoyez des messages d’erreur conformément au PCI Express Base Spécification.

cpl_err[3]:Erreur d’exécution inattendue. Ce signal doit être revendiqué lorsqu’un bloc maître de couche d’application détecte une exécution inattendue Transaction. De nombreux cas de complétion inattendues sont détectés et signalés en interne par la couche de transaction de la fonction MegaCore. Pour en savoir plus cas, reportez-vous à « Erreurs détectées par la couche de transaction » à la page 4-54.

cpl_err[4]: Erreur de demande non pris en charge pour TLP publié. L’application affirme ce signal pour traiter une demande publiée comme une demande non soutenue (UR). La fonction MegaCore définit automatiquement les bits d’état d’erreur dans le cregistre de l’espace onfiguration et envoie des messages d’erreur conformément au Spécifications de base PCI Express. De nombreux cas de demandes non soutenues sont détectés et signalés en interne par la couche de transaction du MegaCore Fonction. Pour obtenir la liste de ces cas, reportez-vous à « Erreurs détectées par la transaction Couche » à la page 4-54.

cpl_err[5]: Erreur de demande non pris en charge pour TLP non publié. Lla l’application fait valoir ce signal pour répondre à une demande non publiée avec un finalisation de la demande non supportée (UR). Dans ce cas, l’application envoie une paquet d’exécution avec l’état de la demande non pris en place vers le demandeur, et affirme que ce signal d’erreur à la fonction MegaCore. Le MegaCore définit automatiquement les bits d’état d’erreur dans le registre de l’espace de configuration et envoie des messages d’erreur conformément au PCI Express Base Spécification. De nombreux cas de demandes non pris en charge sont détectés et signalés en interne par la couche de transaction de la fonction MegaCore. Pour en savoir plus cas, reportez-vous à « Erreurs détectées par la couche de transaction » à la page 4-54

cpl_err[6]: Connectez l’en-tête. Lorsqu’ils sont revendiqués, les journaux err_desc_func0 en-tête. Utilisé dans la mise en œuvre logicielle de l’IP et de l’IP dure de la fonction MegaCore qui utilisent l’interface Avalon-ST. Lorsqu’elle est revendiquée, l’en-tête TLP est connecté au registre du journal d’en-tête AER s’il est la première erreur détectée. Lorsqu’il est utilisé, ce signal doit être revendiqué en même temps temps comme le correspondant cpl_err bit d’erreur (2, 3, 4 ou 5). Dans l’IP soft implémentation, l’application présente l’en-tête TLP à l’entête MegaCore fonction sur le err_desc_func0 Bus. Dans la mise en œuvre de la PI dure, le présente l’en-tête à la fonction MegaCore en écrivant le valeurs suivantes à 4 registres LMI avant d’ajouter cpl_err[6] :

¨lmi_addr : 12'h81C, lmi_din : err_desc_func0[127:96]

¨lmi_addr : 12'h820, lmi_din : err_desc_func0[95:64]

¨lmi_addr : 12'h824, lmi_din : err_desc_func0[63:32]

¨lmi_addr : 12'h828, lmi_din : err_desc_func0[31:0]

Reportez-vous à la page « Signaux LMI — Implémentation de l’IP dure » à la page 5-34 pour plus de détails informations sur la signalisation LMI.

Pour l’IP soft ×, seuls les bits [3:1] de cpl_err sont disponibles. Pour le ×, × IP souple implémentation et toutes les largeurs de l’implémentation de la PI dure, tous les bits sont Disponible.

Problème : 323073 Chapitre 5 : « Signaux » Avalon-ST Interface Section

Les entrées indiquées ci-dessous sont répertoriées comme « pour la simulation uniquement » dans le guide de l’utilisateur du compilateur PCI Express, mais il n’est pas indiqué comment les connecter dans votre RTL.

p_clk_in

rxdata0_ext

rxdatak0_ext

rxvalid0_ext

phystatus_ext

rxelecidle0_ext

rxstatus0_ext

Le texte suivant sera inclus dans la version 9.1 du guide de l’utilisateur de Quartus II. « Pour les variantes qui utilisent l’émetteur-récepteur interne, ces signaux ne sont destinés qu’à la simulation. Pour la compilation du logiciel Quartus II, ces signaux de conduite peuvent rester flottants. "

 

 

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