Planificateur d'interface et planificateur d'interface de tuile

Planificateur d'interface

Le planificateur d'interface explore l'architecture périphérique d'un appareil et attribue efficacement les interfaces. Le planificateur d'interface empêche les affectations de broches illégales en effectuant des vérifications de l'installateur et de la légalité en temps réel. Cette méthode élimine les messages d'erreur complexes et la nécessité d'attendre une compilation complète, accélérant ainsi votre conception d'E/S.

Cours de formation pour la conception de systèmes d'E/S rapides et faciles avec Interface Planner

En savoir plus sur Interface Planner, un outil facile à utiliser dans le logiciel Intel® Quartus® Prime. En utilisant la puissance du Fitter, vous pouvez créer un plan d'étage légal en moins d'une semaine alors que cela prenait des mois auparavant. Effectuez des affectations d'emplacement de ressources légales garanties interface par interface, au lieu de broche par broche, pour raccourcir votre cycle de planification des E/S.

Remarque : le planificateur d'interface est pris en charge dans les FPGA Intel® Agilex™, Intel® Stratix® 10 et Intel® Arria® 10.

Planificateur d'interface de tuile

Le planificateur d'interface de tuile Intel® Quartus® Prime vous aide à placer rapidement l'IP des composants dans les emplacements de tuile légaux de la tuile F. Tile Interface Planner est un outil de planification d'étage interactif qui simplifie le placement légal de l'IP des composants sur les tuiles de l'appareil.

Utilisation du planificateur d'interface pour la conception d'interfaces de mémoire externe

Regardez cette vidéo pour découvrir comment placer l'IP du composant sur le F-Tile disponible sur certains appareils Intel® Agilex™.

Placement IP rapide et facile sur les tuiles F avec Tile Interface Planner

Tile Interface Planner affiche l'IP de votre composant de projet dans une arborescence hiérarchique, à côté d'une représentation visuelle des segments de tuile de l'appareil. Vous pouvez ensuite localiser les emplacements légaux potentiels pour chaque IP dans la tuile, placer l'IP à l'emplacement et appliquer les contraintes de placement au projet pour les étapes du compilateur en aval.

Remarque : le planificateur d'interface est pris en charge dans les FPGA Intel® Agilex™, Intel® Stratix® 10 et Intel® Arria® 10. Le Tile Interface Planner n'est disponible que pour certains périphériques Intel® Agilex™ dotés du F-Tile.

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