Reconfiguration partielle

La reconfiguration partielle (PR) vous permet de reconfigurer une partie du FPGA de manière dynamique tandis que le reste de la conception du FPGA continue de fonctionner. Créez plusieurs personas pour une région particulière de votre conception sans affecter le fonctionnement dans les zones en dehors de cette région. Cette méthodologie est efficace dans les systèmes où plusieurs fonctions partagent dans le temps les mêmes ressources FPGA. PR permet la mise en œuvre de systèmes FPGA plus complexes.

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Des exemples d'application sont présentés dans les illustrations simplifiées ci-dessous. La figure A montre une application pour l'accélération d'algorithmes et la figure B montre une application de télécommunications dans les réseaux optiques. Dans les deux cas, le FPGA est reconfiguré pour implémenter différentes fonctions - un algorithme différent dans le cas de l'accélération de l'algorithme, ou un protocole client différent dans l'application de télécommunications (un multiplexeur de réseau optique). Le principal avantage ici est que le reste du FPGA continue à fonctionner.

Points forts

  • Accélérez le temps de reconfiguration partielle pour les appareils Intel® Stratix® 10
  • Flux PR à bouton-poussoir pour une mise sur le marché plus rapide
  • Complète le flux basé sur des scripts existant
  • Ligne de commande et interface utilisateur graphique pour la compilation et l'analyse
  • Reconfiguration partielle hiérarchique qui vous permet de créer des partitions PR enfants dans votre conception
  • Simulation de reconfiguration partielle qui permet d'observer le changement résultant et l'effet intermédiaire dans une partition de reconfiguration
  • Débogage de l'analyseur logique Signal Tap avec acquisition simultanée de la région statique et des régions de reconfiguration partielle

Cours dirigé par un formateur / Formation virtuelle