Livre blanc de présentation des codes conditionnels Jump Erratum pour les processeurs Intel®
En commençant par les processeurs Intel® Core™ de deuxième génération et les processeurs Intel® Xeon® E3-1200 (anciennement Sandy Bridge) et les familles de processeurs ultérieures, la microarchitecture Intel® introduit une structure microarchitecturale appelée Decoded ICache (également appelé tampon de streaming décodé ou ORD).
Le décoded ICache met en cache les instructions décodées, appelées micro-OPS (μops), provenant du pipeline de décodage hérité (Legacy). La prochaine fois que le processeur accède au même code, le ICache Decoded fournit le μops directement, accélérant ainsi l’exécution du programme.
Certains processeurs Intel® offrent une Erratum (SKX102) pouvant se produire dans des conditions microarchitecturales complexes impliquant des instructions de saut qui s’étendent sur des limites de 64 octets (Cross-cache Lines). Une mise à jour de microcode (MCU) peut empêcher cette Erratum.
Pour plus d’informations sur cette erratum, notamment sur la façon d’obtenir la MCU et la liste des numéros de série de processeurs/processeurs, reportez-vous au livre blanc sur les facteurs atténuants concernant le code conditionnel de saut Erratum (ci-dessous).
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Erratum livre blanc sur les atténuations du code conditionnel de saut (PDF)
Taille : 362 Ko
Date : du 2019 novembre
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