Vous pouvez voir cet avertissement dans le rapport du fitter de conception du logiciel Quartus® II si une boucle de phase verrouillée (PLL) sur laquelle l’option de reconfiguration est activée ne dispose pas d’une horloge rémunérée spécifiée.
Pour définir les cibles de compensation PLL pour les Intel® FPGA IP PLL pour les plL reconfigurables, créez une affectation « Correspondance PLL Compensation Clock » dans l’éditeur de affectation Quartus II.
La syntaxe du nœud d’horloge PLL doit être spécifique pour qu’il soit enregistré dans l’éditeur de affectation. Filtrez sur *divclk[* dans un filtre de post compilation dans le finder de nœud pour trouver le nom correct.
Par exemple :
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll:cyclonev_pll|divclk[0]
Où divclk[0] correspond à Counter CO dans cette instance Intel® FPGA IP PLL.
Cette solution/solution concerne les LPP dont la fonction de reconfiguration est activée. Consultez la solution connexe pour les LP sans la fonction de reconfiguration activée.