Lorsque vous synthétisez une instanciation PLL générée par megaWizard®,Synplify et Synplify Pro version 7.5 peuvent provoquer la production des types d’erreurs suivants par le logiciel Quartus II :
Erreur : Impossible de mettre en œuvre les valeurs de la multiplication de l’horloge et de la division de l’horloge pour le chemin de hiérarchie < PLLpour l’instaniation altpll>:altpll_component|altpll:< nom d’instance >|pll
Erreur : chemin de hiérarchie < PLLpour l’instaniation altpll>:altpll_component|altpll:< nom d’instance >|pll ne nécessite pas de commutation de l’horloge paramètre
Erreur : Impossible d’implémenter la PLL, car aucune combinaison de contre-valeurs de M et de N pré-diviseur ne répond aux plages de VCO et PFD, pour la synthèse d’horloge demandée
Une solution à ce problème est désormais disponible auprès de l’assistance technique de Synplicity et le problème devrait être résolu dans une version ultérieure. Si vous rencontrez ce problème, veuillez contacter l’assistance technique Synplicity directement par le biais d’une des méthodes répertoriées sur le site d’assistance Synplicity pour obtenir une solution de contournement.
Les notes de version de Synplify 7.5 à la page 3 décrivent les contraintes de PLL annotées à l’avenir pour Stratixconceptions®, ce qui aide le logiciel Synplify à optimiser la conception pour de meilleures performances de synchronisation. Cependant, cela peut générer les erreurs ci-dessus pour les instancations PLL dans Verilog HDL. Il ne s’agit pas d’un problème avec l’instantiation PLL dans VHDL.