L’IP dure Stratix V Avalon-MM pour la génération du testbench de cœur IP PCI Express échoue

La génération du testbench échoue pour l’IP dure Avalon-MM pour PCI Cœur IP Express dans la version 11.1 SP2. La panne est causée par un décalage du signal sur l’interface PIPE. Le modèle fonctionnel du bus (BFM) comprend deux nouveaux signaux sur l’interface PIPE : txmargin et txswing le cœur IP dur Avalon-MM pour cœur IP PCI Express n’inclut pas.

La solution de contournement consiste à ajouter les signaux et les txmargin txswing signaux au cœur IP dur Avalon-MM pour cœur IP PCI Express en générant le testbench et le script msim_setup.tcl à partir de la commande Ligne.

Saisissez les commandes suivantes dans le répertoire qui comprend votre fichier .qsys, appelé .qsys :

1. sopc_builder --script="/sopc_builder/bin/tbgen.tcl" .qsys
2. ip-generate --file-set=SIM_VERILOG --system-info=DEVICE_FAMILY="Stratix V" --report-file=spd:top_tb.spd --component-file=_tb.qsys
3. ip-make-simscript --spd=top_tb.spd

Le script msim_setup.tcl est créé dans le répertoire des mentors.

Ce problème est résolu dans la version 12.0 du logiciel Quartus II.