Compilation d’une version VHDL d’un DDR3 avec un cœur UniPHY dans le Quartus®La version 11.0 du logiciel II entraîne l’erreur suivante pendant la synthèse :
Erreur : Connexion illégale se trouvant sur le tampon d’entrée/sortie de mémoire tampon d’E/S |altdq_dqs2_ddio_3reg_stratixiii:altdq_dqs2_inst|obuf_os_0se rend également vers une autre destination que la mémoire tampon.
Le fichier d’emballage de haut niveau est un fichier VHDL qui instantanéise une version Verilog du cœur. Tous les signaux mono bits (mem_cas_n, mem_we_n, mem_ck, mem_odt, mem_cs_n, mem_cke, mem_ras_n et mem_ck_n) sont définis comme des std_logic_vector (0 downto 0) au niveau supérieur et sont définis comme des fils de bits de signle dans le cœur instantané. Le logiciel Quartus II ne peut actuellement pas résoudre cette connexion entre les définitions VHDL un bit std_logic_vector et les fils Verilog un bit, ce qui entraîne l’erreur ci-dessus.
La solution de contournement consiste à changer les signaux bits uniques dans l’emballage VHDL haut de gamme de std_logic_vector (0 downto 0) à std_logic.
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.