Ce problème peut être causé par des décalages entre PCIe® configuration de l’horloge et connexions d’horloge du système dans le constructeur SOPC.
Lorsque le champ « Utiliser l’horloge du cœur PCIe » est sélectionné dans « Avalon® domaine de l’horloge » sous l’onglet « Avalon », le cœur s’attend à ce que l’horloge de l’application soit la même que celle de pcie_core_clk. Ainsi, si la logique de l’utilisateur utilise une source d’horloge différente, le cœur peut renvoyer plusieurs données de différenciation. Dans ce cas, il est possible que vous voyiez de nombreux adroux de TxsReadDataValid_o et de TxsReadData_o sur une interface Avalon-MM avec ou sans demande de MRD en attente.
Il existe deux façons de résoudre ce problème :
1. Si la conception synchrone est prévue, sélectionnez « Utiliser l’horloge du cœur PCIe » et connectez pcie_core_clk aux autres horloges de l’application.
2. Si vous souhaitez créer une conception asynchrone, choisissez « Utiliser une horloge séparée » et l’horloge de l’application peut être connectée à n’importe quelle source d’horloge.