En raison de l’absence de contraintes JTAG appropriées, vous pouvez voir l’erreur « Impossible de saisir les paramètres de distribution TX/RX/LINK|* » dans le kit d’outils De l’émetteur-récepteur Intel® lors du chargement d’une conception possédant des canaux sur plusieurs tuiles. En raison du placement de la logique souple de PHY natif, les problèmes sont le plus souvent observés lorsque vous avez plusieurs instanciations PHY natives sur différents tuiles.
La solution consiste à limiter l’horloge de reconfiguration alimentée au port de reconfiguration du PHY natif. Confirmez que le « altera_reserved_tck » et l’horloge connectée au port d’horloge de reconfiguration « rcfg_clk » du PHY natif ont été à la fois correctement limités et qu’ils permettent de passer le timing dans TimeQuest. Cette horloge est utilisée dans la logique Altera de débogage DeBug Endpoint (ADME), utilisée par le kit d’outils d’émetteur-récepteur pour accéder à l’espace RSE de l’émetteur-récepteur. Elle sera automatiquement limitée en votre nom tant que vous disposerez d’au moins une autre horloge déclarée dans votre conception via la commande « create_clock » de la SDC. Pour vérifier que le JTAG a été automatiquement contraint, examinez la sortie de quartus_fit pour ce message :
« Ajout de contraintes de synchronisation par défaut aux signaux JTAG. Cela permettra d’obtenir des fonctionnalités de base, car aucune de ces contraintes n’a été fournie par l’utilisateur. »
Vous pouvez autrement être plus précis et limiter manuellement l’horloge JTAG. Pour ce faire, utilisez le modèle de synchronisation SDC fourni par Quartus.
(1). Ouvrez le fichier SDC avec Quartus Prime Pro Edition (Fichier -> Ouvert)
(2). Cliquez avec le bouton droit sur la fenêtre de fichiers SDC pour afficher le menu.
(3). Sélectionnez « Réinsérez le réinsérez »
(4). Sélectionnez « Contrainte de signal JTAG » pour insérer des contraintes dans le fichier SDC.
