En raison d’un manque de contraintes de synchronisation JTAG appropriées, vous pouvez voir l’erreur « Impossible de récupérer les paramètres de canaux TX/RX/LINK|* » dans le kit d’outils de l’émetteur-récepteur Intel® lors du chargement d’une conception avec des canaux sur plusieurs tuiles.
En raison du placement de la logique souple de PHY natif, les problèmes sont le plus souvent observés lorsque vous avez plusieurs instanciations PHY natives sur différents tuiles.
La solution consiste à limiter l’horloge de reconfiguration alimentée au port de reconfiguration du PHY natif. Ensuite, confirmez que les « altera_reserved_tck » et l’horloge connectée au « rcfg_clk » du port d’horloge reconfiguration du PHY natif ont été à la fois limitées de manière appropriée et passent le timing dans TimeQuest.
Cette horloge est utilisée pour la logique Altera de débogage Debug Endpoint (ADME), que le kit d’outils de l’émetteur-récepteur utilise pour accéder à l’espace RSE de l’émetteur-récepteur. Il sera automatiquement limité en votre nom si vous avez au moins une autre horloge déclarée dans votre conception via la commande « create_clock » de la SDC.
Pour vérifier que le JTAG a été automatiquement limité, consultez la sortie de quartus_fit pour ce message :
« Ajout de contraintes de synchronisation par défaut aux signaux JTAG. Cela permettra d’obtenir des fonctionnalités de base, car l’utilisateur n’a fourni aucune de ces contraintes. »
Vous pouvez autrement être plus précis et limiter manuellement l’horloge JTAG. Pour cette utilisation, Quartus a fourni un modèle de synchronisation SDC.
- Ouvrez le fichier SDC avec Quartus Prime Pro Edition (Fichier -> Ouvert)
- Cliquez avec le bouton droit sur la fenêtre du fichier SDC pour afficher le menu
- Sélectionnez « Modèle d’insertion »
(4). Sélectionnez « Contrainte de signal JTAG » pour insérer des contraintes dans le fichier SDC.
