ID de l'article: 000074009 Type de contenu: Dépannage Dernière révision: 02/12/2016

Pourquoi le compilateur OpenCL génère-t-il des erreurs de synthèse liées à des décalages de port lors de la personnalisation du package d’assistance de la carte OpenCL pour Arria10 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA SDK pour OpenCL™
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de l’exécution de la compilation d’importations OpenCL, l’utilisateur peut connaître des erreurs suivantes en raison d’un décalage du port

    Erreur (18513) : la partition enfant ne met pas en œuvre le signal de sortie requis par la partition mère

    Erreur (18624) : la partition contient un port de sortie ignoré par sa partition mère

     

    Résolution

    Pour compiler un noyau en tant qu’importation, tous les ports mémoire globaux ainsi que les autres interfaces ajoutées entre la région statique et les régions de relations publiques doivent disposer d’une étape de pipeline supplémentaire dans kernel_system.qsys

    Cela est automatiquement effectué par le compilateur OpenCL lors de la spécification addpipe=1 en board_spec.xml.

    Voici un exemple :

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    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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