ID de l'article: 000074076 Type de contenu: Dépannage Dernière révision: 02/04/2020

Les broches d’E/S de l’utilisateur sont-elle élevées lors de la transition entre le tri-état d’entrée et la faible mise en place de la norme DVDS des E/S au cours de l’étape d’initialisation des périphériques Stratix® V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Oui.  En raison des spécifications de l’élément d’E/S de l’utilisateur, les broches d’E/S de l’utilisateur sont élevées pendant la transition entre le tri-état d’entrée et la mise à niveau faible vers les E/S LVDS au cours de l’étape d’initialisation des périphériques Stratix® V.

    Résolution

    Ainsi, l’état des broches d’E/S de l’utilisateur conçue comme la norme D/S LVDS change de la mise en place faible à VCCIO, état élevé poussé depuis VCCIO, vers la norme E/S LVDS au cours de l’étape d’initialisation.

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    Cet article concerne 1 produits

    FPGA Stratix® V

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