ID de l'article: 000074188 Type de contenu: Dépannage Dernière révision: 18/04/2016

Pourquoi y a-t-il une broche « reserved_mem_reserved_pins_for_dk_group » dans le contrôleur RLDRAM II-UniPHY dans le périphérique Stratix V ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous générez un contrôleur RLDRAM II à l’aide d’un séquenceur basé sur Nios II, megawizard™ génère le module IP de haut niveau avec le signal large de 2 bits reserved_mem_reserved_pins_for_dk_group .

    Ce signal ne sert à rien de fonctionnel, mais est nécessaire pour permettre l’affectation des broches dk à un groupe DQ. Dans l’instantiation du séquenceur basé sur Nios II, les broches dk doivent exister dans un groupe DQ afin d’accéder au matériel nécessaire pour l’étalonnage.

    Vous devez apporter le reserved_mem_reserved_pins_for_dk_group signal up to the top level and connect it to a DQ pin in a x4 DQS group but there is no need to connect it to anything external to the FPGA as these pins serve no purpose.

    Résolution Le signal est supprimé à partir du logiciel reserved_mem_reserved_pins_for_dk_group Quartus® II version 11.1.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V E
    FPGA Stratix® V GX
    FPGA Stratix® V GS
    FPGA Stratix® V GT

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