ID de l'article: 000074317 Type de contenu: Dépannage Dernière révision: 04/10/2019

Est-il possible d’augmenter la profondeur de l’erreur FIFO du SEU lors de la mise en œuvre du Intel® FPGA IP de détection SEU avancé pour Intel® Stratix® 10 FPGA en mode de traitement de la sensibilité de la recherche hors puce ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour détection SEU avancée
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Oui, lorsque vous instanciez le Intel® FPGA IP de détection SEU avancé pour Intel® Stratix® 10 FPGA, vous pouvez utiliser le paramètre de profondeur FIFO d’erreur SEU (Single Event Upset) pour modifier la taille du FIFO interne.

    Résolution

    La valeur de ce paramètre prendra effet dans les deux modes d’implémentation pris en charge par l’IP : le traitement de la sensibilité de la recherche sur puce et le traitement de la sensibilité des regards hors puce. Des informations à ce sujet ont été ajoutées dans le guide de l’utilisateur de l’Intel® Stratix® 10 SEU d’atténuation des risques à partir de la version 19.3.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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