Oui, lorsque vous instanciez le Intel® FPGA IP de détection SEU avancé pour Intel® Stratix® 10 FPGA, vous pouvez utiliser le paramètre de profondeur FIFO d’erreur SEU (Single Event Upset) pour modifier la taille du FIFO interne.
La valeur de ce paramètre prendra effet dans les deux modes d’implémentation pris en charge par l’IP : le traitement de la sensibilité de la recherche sur puce et le traitement de la sensibilité des regards hors puce. Des informations à ce sujet ont été ajoutées dans le guide de l’utilisateur de l’Intel® Stratix® 10 SEU d’atténuation des risques à partir de la version 19.3.