Intel a identifié un problème dans la simulation fonctionnelle et le matériel des périphériques Stratix® IV lors de l’utilisation de la fonction de reconfiguration dynamique Multi-PLL. Cette fonction multi-PLL vous permet de reconfigurer un canal d’émetteur-récepteur pour écouter d’autres signaux d’émetteur situés à l’extérieur du bloc de l’émetteur-récepteur.
Lorsque vous utilisez cette fonctionnalité dans la simulation fonctionnelle, vous pouvez observer que lorsque vous passez d’un émetteur PLL à l’intérieur du bloc de l’émetteur-récepteur à un émetteur PLL (CMU/ATX) à l’extérieur du bloc de l’émetteur-récepteur, la fréquence tx_clkout est incorrecte. Sur le matériel, le logiciel Quartus® II ne fusionne pas de LPP d’émetteur entre plusieurs instances comme prévu.
Ce problème est expliqué en détail avec l’exemple suivant : considérez une conception ayant les exigences suivantes :
- Un canal (comme indiqué dans le figure) fonctionnant au taux de données OTU1 (2,666 Gbit/s)
- Un canal (B illustré dans la figure) capable de passer entre OTU1, Fibre Channel 4G (4,25G) et SONET OC48 (2,488 Gbit/s)
- Supposez que les deux canaux ci-dessus doivent être placés dans deux blocs d’émetteur-récepteur différents.
Pour mettre en œuvre cette conception, vous devez instantanément utiliser deux instances ALTGX comme indiqué ci-dessous et utiliser la fonction de reconfiguration Multi PLL (Option : « Utiliser un processeur CMU/ATX PLL supplémentaire... » dans l’écran des paramètres de reconfiguration du megawizard ALTGX™)
- Instance ALTGX 1 : a le canal A, PLL principal comme PLL2 fonctionnant à 2 666 Mbit/s.
- Instance ALTGX 2 : a Channel B, PLL principal comme PLL0 (0 est l’index de référence logique de la PLL) fonctionnant à 4 250 Mbit/s, PLL supplémentaires comme PLL1 fonctionnant à 2 488,32 Mbit/s et PLL2 fonctionnant à 2 666 Mbit/s
Dans les deux instances ALTGX, conservez le même nombre d’horloges de référence d’entrée. Cela est nécessaire pour partager la PLL2 entre les deux instances comme décrit à l’étape 3 ci-dessous.
Pour cette configuration, seuls trois LP sont nécessaires pour y parvenir, comme le montre la Figure 1 :
Scénario de conception de l’exemple de reconfiguration PLL Figure 1.Multi
Problème dans la simulation fonctionnelle :
Dans la simulation fonctionnelle lorsque vous passez du mode PLL0 à PLL2 en utilisant le mode « Channel reconfiguration with TX PLL select » (Reconfiguration de canal avec TX PLL select), vous trouverez que la fréquence tx_clkout est incorrecte. Vous trouverez ci-dessous les solutions de contournement
Si CMU PLL est le « bloc PLL de l’émetteur-récepteur externe » :
- Effectuez une reconfiguration PLL TX sur le « bloc PLL de l’émetteur-récepteur extérieur » (PLL2)et puis
- Effectuez un « choix de canal et PLL TX » sur le canal souhaité (Canal B) pour passer à ce « bloc PLL d’émetteur-récepteur extérieur »
Si ATX PLL est le « bloc PLL d’émetteur-récepteur extérieur » :
- La reconfiguration n’est pas prise en charge pour la PLL ATX.
- Par conséquent, faites d’ATX PLL (PLL2)comme votre PLL principal (PLL par défaut que le canal écoute), puis
- Passez à la CMU PLL (PLL0)dans le bloc de l’émetteur-récepteur et à l’arrière.
Problème matériel
Le logiciel QII ne fusionne pas la PLL2 entre les deux instances, ce qui est incorrect.
Pour combiner les instances PLLPLL 2 des instances ALTGX en un seul emplacement de pLL émetteur physique, suivez les étapes suivantes
1) Créer un paramètre de reconfiguration PLL TX GXB dans l’éditeur de affectation et attribuer la même valeur (exemple : 0 ou 1, 2, etc.) pour le tx_dataout des deux instances
2) Attribuez manuellement l’emplacement du PLL TX qui fournit des horloges aux canaux à l’extérieur de son bloc d’émetteur-récepteur. Dans cet exemple, il s’agit de PLL2. Les étapes ci-dessous montrent la méthode d’affectation manuelle de l’emplacement.
- Sélectionnez le PLL de l’émetteur-récepteur GXB dans la section Ressources de l’option Fitter dans le rapport de compilation. Vous pouvez voir les informations sur le nœud PLL de l’émetteur pour tous les LLL utilisés dans la conception.
- Sur la PLL2,vous pouvez voir deux affectations de localisation pour le même nœud (exemple :tx_pll_edge0)
- Utilisez un des deux emplacements pour tx_pll_edge0 et attribuez-le manuellement à l’éditeur de affectation, comme le montre la Figure 2
Figure 2. Affectation manuelle de l’émetteur PLL
Pour plus d’informations sur l’emplacement physique de la PLL associée au coordonnées x, y, reportez-vous à AN578 : placement manuel des PLL CMU et DES ATX dans Stratix périphériques IV GX et GT
3) Faites que les paramètres « txplledge.inclk<> » soient identiques dans les instances ALTGX en modifiant le fichier de l’emballage.
Dans cet exemple de scénario, le fichier de l’emballage de l’instance 2 affichera les paramètres suivants
tx_pll_edge0.inclk0_input_period = 9412,
tx_pll_edge0.inclk1_input_period = 6430,
tx_pll_edge0.inclk2_input_period = 6002,
Le fichier de l’emballage instance 1 affiche les paramètres suivants
tx_pll_edge0.inclk0_input_period = 0,
tx_pll_edge0.inclk1_input_period = 0,
tx_pll_edge0.inclk2_input_period = 6002,
Le logiciel QII ne peut pas combiner PLL2 des deux instances, lorsqu’il existe un décalage entre le paramètre d’horloge de référence d’entrée(PÉRIODE D’ENTRÉE INCLK)
Spécifiez donc le tx_pll_edge<>. les paramètres de l’instance2 qui possède le nombre maximum de LP et l’incluent dans le dossier par exemple1. Vous trouverez ci-dessous la modification requise dans l’instance 1
tx_pll_edge0.inclk0_input_period = 9412,
tx_pll_edge0.inclk1_input_period = 6430,
tx_pll_edge0.inclk2_input_period = 6002,
3) Compilez la conception et observez la PLL de l’émetteur GXB à partir de la section ressources de l’option Fitter dans le rapport de compilation
Vous pouvez maintenant voir que les LV des émetteurs des deux instances ont été fusionnés dans un seul emplacement physique (exemple :HSSIPLL_X119_Y10_N135)