ID de l'article: 000074539 Type de contenu: Dépannage Dernière révision: 11/08/2017

Pourquoi la phase dynamique change-t-elle sur les horloges de sortie IOPLL Intel® Arria® 10 FPGA échoue-t-elle de manière très performante ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP IOPLL
  • FPGA Intel® IP pour reconfig PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    La fonction de transfert de phase dynamique peut tomber en panne sur le Intel® Arria® 10 FPGA IOPLL Intel® FPGA IP cœur dans certaines compilations basées sur les graines. Cela peut se produire si les options avancées d’installation du logiciel Intel® Quartus® Prime permettent la synthèse physique Spectra Q. Vous pouvez vous attendre à rencontrer ce problème si vous utilisez les ports de transfert de phase dynamique de l’IOPLL ou que vous utilisez le processeur PLL Reconfig Intel FPGA IP cœur pour effectuer le changement de phase. Ce problème est isolé uniquement dans la logique de reconfiguration dynamique de l’IOPLL et n’affecte aucune autre partie de la IP.

    Résolution

    Pour contourner cela, définissez le paramètre De synthèse physique Spectra Q sur DÉSACTIVÉ pour ne Intel FPGA IP variation que pour l’IOPLL ou pour l’ensemble de la conception. Ce paramètre est DÉSACTIVÉ par défaut et se trouve à :

    Affectations -> paramètres -> paramètres du compilateur -> paramètres de fitter avancés -> synthèse physique Spectra Q.

    Cette configuration sera corrigée dans une version ultérieure du logiciel Intel Quartus Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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