ID de l'article: 000074586 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi dois-je connecter l’entrée PLL à une broche d’entrée d’horloge dédiée pour la conception du contrôleur mémoire ALTMEMPHY ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Afin de minimiser la gigue de l’horloge de sortie, la broche d’horloge d’entrée de référence de la PLL ALTMEMPHY ne doit pas être rouée par le cœur à l’aide de réseaux d’horloge globaux ou régionaux.

 

Le signal d’horloge d’entrée de référence de la PLL doit être piloté par la broche d’entrée d’horloge dédiée située à côté de la PLL, ou par le signal de sortie de l’horloge de la PLL adjacente.

 

Les retards d’entrée et de sortie ne sont entièrement compensés que lorsque les broches d’entrée d’horloge dédiées associées à cette PLL spécifique sont utilisées comme source d’horloge.

 

Si la source d’horloge du PLL n’est pas une broche d’horloge dédiée pour cette PLL spécifique, la gigue est accrue, la marge de synchronisation souffre et la conception peut nécessiter une horloge mondiale ou régionale supplémentaire.

 

Par conséquent, la broche d’horloge d’entrée PLL dédiée est fortement particulièrement pointilleuse pour la source d’horloge d’ALTMEMPHY PLL.

 

Si l’horloge de référence est en cascade à partir d’un autre PLL, cette PLL amont doit être configurée en mode Sans compensation et en mode Faible bande passante.

Produits associés

Cet article concerne 1 produits

FPGA Stratix® III

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.