ID de l'article: 000074903 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi la reconfiguration PLL me donne-t-elle des résultats incorrects sur mes sorties d’horloge ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif À partir du logiciel Quartus II version 4.2, le fitter peut acheminer les horloges de sortie PLL de différentes les compteurs que spécifiés par le concepteur pour améliorer le routage. Par exemple, il est possible qu’une horloge connectée au port C0 dans une conception ne soit pas connectée au compteur C0 (elle peut être rouée vers le comptoir C2 car elle peut améliorer la possibilité d’acheminer la conception). Dans ce cas, il est possible qu’un fichier de chaîne de balayage PLL utilisé pour la reconfiguration PLL ne cible pas le compteur correct. Le fichier peut reconfigurer le compteur C0 comme le concepteur l’avait prévu, mais le compteur C2 est celui connecté à l’horloge de sortie. L’horloge C2 sera ensuite reconfigurée avec des paramètres différents que prévus et, par conséquent, des résultats imprévisibles peuvent survenir.

Configurez l’option logique PRESERVE_PLL_COUNTER_ORDER sur Activé pour cette PLL. Sinon, le concepteur peut vérifier l’utilisation de la PLL dans le fichier de rapport de compilation et ajustez le fichier de chaîne d’analyse de reconfiguration pour cibler le compteurs sélectionnés par Quartus II.

Produits associés

Cet article concerne 1 produits

FPGA Stratix® II

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.