ID de l'article: 000075194 Type de contenu: Information et documentation de produit Dernière révision: 09/12/2014

Comment sélectionner une largeur de données de 16 bits pour l’IP DDR3 SDRAM UniPHY dans l’onglet Cyclone® V EPE IP ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP UniPHY avec contrôleur DDR3 SDRAM
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’onglet Cyclone® V EPE IP ne correspond pas à l’option de largeur de données 16 bits de l’IP UniPHY SDRAM DDR3.

     

     

    Résolution

    Sélectionnez 32 bits et modifiez manuellement l’instantiation dans l’onglet E/S (c.-à-d. ajuster le nombre de broches - # broches dq, #dqs broches) pour créer une instanfération 16 bits.

    Réutiliser les entrées de l’option 32 bits pour les onglets CLK, PLL, RAM et Logic pour estimer la puissance 16 bits.

    Produits associés

    Cet article concerne 6 produits

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA SoC Cyclone® V ST
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.