ID de l'article: 000075320 Type de contenu: Dépannage Dernière révision: 22/08/2012

Les conceptions DDR2 et DDR3 utilisant un contrôleur mémoire dure peuvent ne pas fermer la synchronisation sur les périphériques Arria V et Cyclone V.

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits DDR2 et DDR3.

    Conceptions DDR2 et DDR3 utilisant le contrôleur mémoire dure sur Arria les périphériques V ou Cyclone V peuvent ne pas fermer le timing.

    Résolution

    Voici les solutions possibles à ce problème :

    Solution de contournement Une:

    Ajoutez les faux chemins suivants au fichier SDC UniPHY submodules/< (core_name) >_p0.sdc :

    set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*lfifo~LFIFO_IN_READ_EN_DFF set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*vfifo~INC_WR_PTR_DFF set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*vfifo~QVLD_IN_DFF set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*altdq_dqs2_inst|phase_align_os~DFF*

    Les chemins ci-dessus sont des transferts durs qui fonctionneront correctement. Le découpage de ces chemins déteps aux modèles de retard incorrects.

    Solution de contournement deux :

    Pour réduire la fréquence du domaine d’horloge du séquenceur clock_pll_avl_clk (), ouvrir submodules/< core_name >_p0_parameters.tcl un éditeur de texte et augmentez de un des chiffres les plus significatifs de ::GLOBAL_dut_if0_p0_pll_div(5) .

    Par exemple, modifiez les éléments suivants :

    set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333� set ::GLOBAL_dut_if0_p0_pll_div(5) 6000000�

    aux éléments suivants :

    set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333� set ::GLOBAL_dut_if0_p0_pll_div(5) 7000000�

    Ouvrez des sous-modules/_pll0.sv dans un éditeur de texte et modifier la valeur des PLL_NIOS_CLK_FREQ_STR pour qu’ils correspondent aux Étape.

    Par exemple, modifiez les éléments suivants :

    parameter PLL_NIOS_CLK_FREQ_STR = "88.888883 MHz";�

    aux éléments suivants :

    parameter PLL_NIOS_CLK_FREQ_STR = "76.190476 MHz";�

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 2 produits

    FPGA Cyclone® IV
    FPGA et FPGA SoC Arria® V

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