ID de l'article: 000075367 Type de contenu: Dépannage Dernière révision: 22/01/2018

Pourquoi l’exemple de conception du mode registre 10G-R généré par la dynamique de l’Ethernet 10G MAC à faible latence échoue-t-il dans Intel® Arria® périphérique 10 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP MAC Ethernet 10G faible latence
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans son Intel® Quartus® version 17.0 du logiciel Prime et au-delà, l’exemple de conception du registre 10GBASE-R de MAC généré dynamiquement par l’Ethernet 10G à faible latence mihgt échoue lorsque la collection de statistiques est activée.

    Résolution

    Pour contourner ce problème, ajoutez la contrainte dedc suivante dans le fichier altera_eth_top.sdc :

    si {$::quartus (nomofexeable) == « quartus_fit » } {

    set_clock_uncertainty -de dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_pma_clk à dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_clkout -hold-add -100ps

    }

    Ce problème est résolu à partir de la version 18.0 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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