Pourquoi l’élaboration de l’exemple de conception de contrôle Intel® FPGA IP Nios® JESD204B échoue-t-elle, avec un paramètre L=1 ?

L’élaboration d’un exemple de conception de contrôle Nios® Intel® Arria® 10 FPGA JESD204B avec L=1 peut tomber en panne dans le logiciel Intel® Quartus® Prime Standard Edition v17.0 en raison d’un problème d’interconnexion Platform Designer avec l’interface reconfig_* , ce qui fait que Platform Designer ne génère pas les fichiers de code source.

Les autres variantes de l’exemple de conception JESD204B Intel FPGA IP, notamment le contrôle Nios avec L>1, le contrôle de la machine d’état RTL, le contrôle générique Nios et le contrôle générique des machines d’état RTL ne sont pas affectés par ce problème.

Pour contourner ce problème, suivez ces étapes :

1. Localisez et sauvegardez une copie du fichier TCL suivant dans votre répertoire d’installation du logiciel Intel Quartus Prime :
   ip/altera/altera_jesd204/src/lib/phy_adapter/altera_jesd204_phy_adapter_xs_hw.tcl
2. Ouvrez le fichier TCL avec l’éditeur de texte. Recherchez la procédure xseries_avmm_adapter.
3. Ajouter $d_L == 1 OU vérifiez l’état dans l’état ci-dessous dans le xseries_avmm_adapter Procédure. Il y aura trois incidents si des déclarations sont indiquées dans la procédure :

   Avant le changement :

   si {[param_is_true RECONFIG_SHARED]

   Après la modification :

   si {[param_is_true RECONFIG_SHARED || $d_L == 1}

4. Enregistrez le fichier TCL modifié.
5. Relancer le logiciel Intel Quartus Prime, créer un nouveau projet ou rouvrer un projet existant et générer l’exemple de conception Intel Arria 10 FPGA JESD204B.

Ce problème est résolu à partir du logiciel Intel Quartus Prime v17.0.1.