Pourquoi la compilation d’exemples multi-taux générés par la dynamique de l’Ethernet 10G MAC à faible latence ne fonctionne-t-elle pas sur la compilation d’une défaillance pour Stratix périphérique 10 ?

En raison d’un problème avec la version 17.1 de Intel® Quartus® Prime, la conception d’exemple multi-taux générée dynamiquement par MAC de l’Ethernet 10G à faible latence échoue la compilation si le paramètre « Voltage analogique » est modifié pour 1_1V dans le GUI de conception de l’exemple MAC Ethernet 10G à faible latence.

Vous trouverez ci-dessous les variantes de conception multi-taux affectées :

1. Conception de l’exemple Ethernet USXGMII 10G (Intel® Stratix® 10)
2. Exemple de conception de l’Ethernet 10M/100M/1G/2,5G/10G (Stratix 10)
3. Ethernet 1G/2,5G avec 1588 Exemple de conception (Stratix 10)
4. Ethernet 1G/2,5G/10G avec 1588 Example Design (Stratix 10)

Pour contourner ce problème, lancez l’éditeur de paramètres IP des IP suivants à partir du projet de conception d’exemple multi-taux généré, et modifiez manuellement le paramètre « VCCR_GXB et VCCT_GXB tension de prise en charge pour l’émetteur-récepteur » à 1_1V.

1. Stratix fPLL d’émetteur-récepteur L-Tile/H-tile 10 (ouvrez les fichiers .ip qui se trouvent dans \rtl\pll_fpll et modifiez les paramètres)
2. Stratix émetteur-récepteur 10 L-Tile/H-tile ATX PLL (ouvrez les fichiers .ip qui se trouvent dans \rtl\pll_atxpll et modifiez les paramètres)
3. Ethernet multi-rate 1G/2.5G/5G/10G PHY (ouvrez le fichier .ip qui se trouve dans \rtl\phy et modifiez les paramètres)

Ce problème a été résolu dans Quartus Prime version 17.1.1.