ID de l'article: 000075467 Type de contenu: Dépannage Dernière révision: 10/05/2018

Pourquoi l’IP dure Intel® Stratix® 10 E-tile pour Ethernet Intel FPGA IP cœur RX tronqué en avant des trames non valides à la logique de l’utilisateur ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    L’IP dure v18.0 Intel® Stratix® 10 E-tile pour ethernet Intel FPGA IP cœur a un problème avec le débrillage de trame avec prédéfrage.

    Lorsque le MAC RX reçoit une taille de trame > = 65536 et que enforce_max_frame_size est activé, la sortie d’images de RX MAC à la logique utilisateur sera tronquée pour indiquer la taille de la trame spécifiée par max_rx_frame_size paramètres, et une deuxième trame non valide sera publiée par le MAC RX à la logique utilisateur à partir de 65536 à la fin de la trame super grande.

    Résolution

    Il n’existe actuellement aucune solution à ce problème.

    Ce problème devrait être résolu dans une version ultérieure du logiciel Intel® Quartus® Prime Edition.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX
    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

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